STMicroelectronics STM32F405 Reference Manual page 10

Contents
10.3.16 Summary of the possible DMA configurations . . . . . . . . . . . . . . . . . . . 324
10.3.17 Stream configuration procedure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
10.3.18 Error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325
10.4 DMA interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326
10.5 DMA registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327
10.5.1
10.5.2
10.5.3
10.5.4
10.5.5
10.5.6
10.5.7
10.5.8
10.5.9
10.5.10 DMA stream x FIFO control register (DMA_SxFCR) (x = 0..7) . . . . . . 335
10.5.11 DMA register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 337
11 Chrom-Art Accelerator™ controller (DMA2D) . . . . . . . . . . . . . . . . . . 341
11.1 DMA2D introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341
11.2 DMA2D main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342
11.3 DMA2D functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342
11.3.1
11.3.2
11.3.3
11.3.4
11.3.5
11.3.6
11.3.7
11.3.8
11.3.9
11.3.10 DMA2D transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 349
11.3.11
11.3.12 DMA2D transfer control (start, suspend, abort and completion) . . . . . 352
11.3.13 Watermark . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
11.3.14 Error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
11.3.15 AHB dead time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
10/1731
DMA low interrupt status register (DMA_LISR) . . . . . . . . . . . . . . . . . . 327
DMA high interrupt status register (DMA_HISR) . . . . . . . . . . . . . . . . . 328
DMA low interrupt flag clear register (DMA_LIFCR) . . . . . . . . . . . . . . 329
DMA high interrupt flag clear register (DMA_HIFCR) . . . . . . . . . . . . . 329
DMA stream x configuration register (DMA_SxCR) (x = 0..7) . . . . . . . 330
DMA stream x number of data register (DMA_SxNDTR) (x = 0..7) . . . 333
DMA stream x peripheral address register (DMA_SxPAR) (x = 0..7) . 334
DMA stream x memory 0 address register (DMA_SxM0AR) (x = 0..7) 334
DMA stream x memory 1 address register (DMA_SxM1AR) (x = 0..7) 334
General description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342
DMA2D control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343
DMA2D foreground and background FIFOs . . . . . . . . . . . . . . . . . . . . 343
DMA2D foreground and background pixel format converter (PFC) . . . 344
DMA2D foreground and background CLUT interface . . . . . . . . . . . . . 346
DMA2D blender . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347
DMA2D output PFC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347
DMA2D output FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348
DMA2D AHB master port timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348
DMA2D configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 349
DocID018909 Rev 11
RM0090