ST STM32F410 Reference Manual page 7

RM0401
8.3.4
8.3.5
8.3.6
8.3.7
8.3.8
8.3.9
8.3.10
8.3.11
8.3.12
8.3.13
8.3.14
8.3.15
8.3.16
8.3.17
8.3.18
8.3.19
8.4 DMA interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183
8.5 DMA registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184
8.5.1
8.5.2
8.5.3
8.5.4
8.5.5
8.5.6
8.5.7
8.5.8
8.5.9
8.5.10
8.5.11
9 Interrupts and events . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198
9.1 Nested vectored interrupt controller (NVIC) . . . . . . . . . . . . . . . . . . . . . . 198
9.1.1
9.1.2
9.1.3
9.2 External interrupt/event controller (EXTI) . . . . . . . . . . . . . . . . . . . . . . . . 198
9.2.1
Channel selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
Arbiter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
DMA streams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
Source, destination and transfer modes . . . . . . . . . . . . . . . . . . . . . . . 168
Pointer incrementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
Circular mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
Double-buffer mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
Programmable data width, packing/unpacking, endianness . . . . . . . . 173
Single and burst transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
DMA transfer completion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
DMA transfer suspension . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
Flow controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
Summary of the possible DMA configurations . . . . . . . . . . . . . . . . . . . 180
Stream configuration procedure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
Error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182
DMA low interrupt status register (DMA_LISR) . . . . . . . . . . . . . . . . . . 184
DMA high interrupt status register (DMA_HISR) . . . . . . . . . . . . . . . . . 185
DMA low interrupt flag clear register (DMA_LIFCR) . . . . . . . . . . . . . . 186
DMA high interrupt flag clear register (DMA_HIFCR) . . . . . . . . . . . . . 186
DMA stream x configuration register (DMA_SxCR) . . . . . . . . . . . . . . . 187
DMA stream x number of data register (DMA_SxNDTR) . . . . . . . . . . 190
DMA stream x peripheral address register (DMA_SxPAR) . . . . . . . . . 191
DMA stream x memory 0 address register (DMA_SxM0AR) . . . . . . . . 191
DMA stream x memory 1 address register (DMA_SxM1AR) . . . . . . . . 191
DMA stream x FIFO control register (DMA_SxFCR) . . . . . . . . . . . . . . 192
DMA register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
NVIC features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198
SysTick calibration value register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198
Interrupt and exception vectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198
EXTI main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202
RM0401 Rev 3
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