Xilinx Virtex-4 RocketIO User Manual page 21

Schedule of Tables
Section I:
FPGA Level Design
Chapter 1: RocketIO Transceiver Overview
Table 1-1: Number of MGT Cores per Device Type . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Table 1-2: Communications Standards Supported by the MGT . . . . . . . . . . . . . . . . . . . . . 35
Table 1-3: MGT Protocol Settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
Table 1-4: RocketIO MGT CRC Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Table 1-5: RocketIO MGT PMA Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Table 1-6: RocketIO MGT PCS Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Table 1-7: RocketIO MGT General Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Table 1-8: RocketIO MGT Dynamic Reconfiguration Ports . . . . . . . . . . . . . . . . . . . . . . . . 47
Table 1-9: RocketIO MGT Communications Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Table 1-10: RocketIO MGT CRC Attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
Table 1-11: RocketIO MGT PMA Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Table 1-12: RocketIO MGT PCS Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Table 1-13: RocketIO MGT Digital Receiver Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
Table 1-14: MGT Tile Communication Attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
Table 1-15: Control/Status Bus Association to Data Bus Byte Paths. . . . . . . . . . . . . . . . . . 60
Chapter 2: Clocking, Timing, and Resets
Table 2-1: MGTCLK Ports and Attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
Table 2-2: MGT Clock Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
Table 2-3: Clock Selection for Three PLLs in a Tile. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
Table 2-4: TX PMA Attribute Values(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
Table 2-5: Supported Transmitter PLL Divider Combinations . . . . . . . . . . . . . . . . . . . . . . 69
Table 2-6: RX PMA Attribute Values(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Table 2-7: Supported Receiver PLL Divider Combinations . . . . . . . . . . . . . . . . . . . . . . . . . 72
Table 2-8: Supported VCO Operating Frequency Ranges . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Table 2-9: MGT Reset Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
Chapter 3: PCS Digital Design Considerations
Table 3-1: Selecting the External Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
Table 3-2: Selecting the Internal Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
Table 3-3: Fabric Interface Functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
Table 3-4: 8B/10B Signal Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
Table 3-5: Running Disparity Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
Table 3-6: 8B/10B Bypassed Signal Significance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
Virtex-4 RocketIO MGT User Guide
UG076 (v4.1) November 2, 2008
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