Syscfg External Interrupt Configuration Register - ST STM32F205 series Reference Manual

Contents
5.2.7
5.2.8
5.2.9
5.2.10
5.2.11
5.3 RCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
5.3.1
5.3.2
5.3.3
5.3.4
5.3.5
5.3.6
5.3.7
5.3.8
5.3.9
5.3.10
5.3.11
5.3.12
5.3.13
5.3.14
5.3.15
5.3.16
5.3.17
5.3.18
5.3.19
5.3.20
5.3.21
5.3.22
5.3.23
5.3.24
6 General-purpose I/Os (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
6.1 GPIO introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
4/1378
Clock security system (CSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
RTC/AWU clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
Watchdog clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
Clock-out capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
Internal/external clock measurement using TIM5/TIM11 . . . . . . . . . . . . 93
RCC clock control register (RCC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . 95
RCC PLL configuration register (RCC_PLLCFGR) . . . . . . . . . . . . . . . . 97
RCC clock configuration register (RCC_CFGR) . . . . . . . . . . . . . . . . . . 99
RCC clock interrupt register (RCC_CIR) . . . . . . . . . . . . . . . . . . . . . . . 101
RCC AHB1 peripheral reset register (RCC_AHB1RSTR) . . . . . . . . . . 104
RCC AHB2 peripheral reset register (RCC_AHB2RSTR) . . . . . . . . . . 106
RCC AHB3 peripheral reset register (RCC_AHB3RSTR) . . . . . . . . . . 107
RCC APB1 peripheral reset register (RCC_APB1RSTR) . . . . . . . . . . 107
RCC APB2 peripheral reset register (RCC_APB2RSTR) . . . . . . . . . . 110
RCC AHB1 peripheral clock register (RCC_AHB1ENR) . . . . . . . . . . . 112
RCC AHB2 peripheral clock enable register (RCC_AHB2ENR) . . . . . 114
RCC AHB3 peripheral clock enable register (RCC_AHB3ENR) . . . . . 115
RCC APB1 peripheral clock enable register (RCC_APB1ENR) . . . . . 115
RCC APB2 peripheral clock enable register (RCC_APB2ENR) . . . . . 118
RCC AHB1 peripheral clock enable in low power mode register
(RCC_AHB1LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
RCC AHB2 peripheral clock enable in low power mode register
(RCC_AHB2LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
RCC AHB3 peripheral clock enable in low power mode register
(RCC_AHB3LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
RCC APB1 peripheral clock enable in low power mode register
(RCC_APB1LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
RCC APB2 peripheral clock enabled in low power mode register
(RCC_APB2LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
RCC Backup domain control register (RCC_BDCR) . . . . . . . . . . . . . . 129
RCC clock control & status register (RCC_CSR) . . . . . . . . . . . . . . . . 130
RCC spread spectrum clock generation register (RCC_SSCGR) . . . . 132
RCC PLLI2S configuration register (RCC_PLLI2SCFGR) . . . . . . . . . 133
RCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
RM0033 Rev 8
RM0033