ST STM32F205 series Reference Manual page 7

RM0033
9.3.1
9.3.2
9.3.3
9.3.4
9.3.5
9.3.6
9.3.7
9.3.8
9.3.9
9.3.10
9.3.11
9.3.12
9.3.13
9.3.14
9.3.15
9.3.16
9.3.17
9.3.18
9.4 DMA interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197
9.5 DMA registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198
9.5.1
9.5.2
9.5.3
9.5.4
9.5.5
9.5.6
9.5.7
9.5.8
9.5.9
9.5.10
9.5.11
10 Analog-to-digital converter (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212
10.1 ADC introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212
10.2 ADC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212
10.3 ADC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
10.3.1
General description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
DMA transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
Channel selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
Arbiter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
DMA streams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
Source, destination and transfer modes . . . . . . . . . . . . . . . . . . . . . . . 182
Pointer incrementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
Circular mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
Double buffer mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
Programmable data width, packing/unpacking, endianess . . . . . . . . . 187
Single and burst transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189
FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
DMA transfer completion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
DMA transfer suspension . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193
Flow controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
Summary of the possible DMA configurations . . . . . . . . . . . . . . . . . . . 195
Stream configuration procedure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195
Error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
DMA low interrupt status register (DMA_LISR) . . . . . . . . . . . . . . . . . . 198
DMA high interrupt status register (DMA_HISR) . . . . . . . . . . . . . . . . . 199
DMA low interrupt flag clear register (DMA_LIFCR) . . . . . . . . . . . . . . 200
DMA high interrupt flag clear register (DMA_HIFCR) . . . . . . . . . . . . . 200
DMA stream x configuration register (DMA_SxCR) (x = 0..7) . . . . . . . 201
DMA stream x number of data register (DMA_SxNDTR) (x = 0..7) . . . 204
DMA stream x peripheral address register (DMA_SxPAR) (x = 0..7) . 205
DMA stream x memory 0 address register (DMA_SxM0AR) (x = 0..7) 205
DMA stream x memory 1 address register (DMA_SxM1AR) (x = 0..7) 205
DMA stream x FIFO control register (DMA_SxFCR) (x = 0..7) . . . . . . 206
DMA register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208
ADC on-off control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
RM0033 Rev 8
Contents
7/1378
31