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Intel 82496 CACHE CONTROLLER User Manual page 237

Volume 2: 82496 cache controller and 82491 cache sram data book
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HARDWARE INTERFACE
5.2.2.66.
IU
IU
U-Pipeline Instruction
Indicates completion of an instruction in the U-pipeline.
Output from Pentium processor (pin J02)
Synchronous to
elK
Signal Description
Refer to the Pentium™ Processor Data Book for a detailed description of this signal.
5-112
I

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