Motorola CMOS Logic Manual page 161

Input Stage
X X
PCA in PCB in
PC1 out
Input Stage
X X
PCA in PCB in
PC2 out
LD
(Lock Detect)
Refer to Waveforms in Figure 3.
Î Î Î Î Î Î Î Î Î Î Î Î
Characteristic
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
No signal on input PCA in .
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Phase angle between PCA in and PCB in .
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Locks on harmonics of center frequency.
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Signal input noise rejection.
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Lock frequency range (2f L ).
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Capture frequency range (2f C ).
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Center frequency (f 0 ).
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
VCO output frequency (f).
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Note: These equations are intended to be
a design guide. Since calculated component
Î Î Î Î Î Î Î Î Î Î Î Î
values may be in error by as much as a
Î Î Î Î Î Î Î Î Î Î Î Î
factor of 4, laboratory experimentation may
be required for fixed designs. Part to part
Î Î Î Î Î Î Î Î Î Î Î Î
frequency variation with identical passive
Î Î Î Î Î Î Î Î Î Î Î Î
components is typically less than
Î Î Î Î Î Î Î Î Î Î Î Î
MOTOROLA CMOS LOGIC DATA
PHASE COMPARATOR 1
00
11
0
PHASE COMPARATOR 2
00
01 10
11
0
0
Figure 1. Phase Comparators State Diagrams
Î Î Î Î Î Î Î Î Î Î Î Î
Using Phase Comparator 1
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
VCO in PLL system adjusts to center
Î Î Î Î Î Î Î Î Î Î Î Î
frequency (f 0 ).
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
90 at center frequency (f 0 ), approaching 0 _
and 180 at ends of lock range (2f L )
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Yes
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
High
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
The frequency range of the input signal on which the loop will stay locked if it was
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
initially in lock; 2f L = full VCO frequency range = f max – f min .
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
The frequency range of the input signal on which the loop will lock if it was initially
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î out of lock.
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Depends on low–pass filter characteristics v
(see Figure 3). f C
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
The frequency of VCO out , when VCO in = 1/2 V DD
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
1
f min =
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
R 2 (C 1 + 32 pF)
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
1
f max =
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
R 1 (C 1 + 32 pF)
v
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Where: 10K
v
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
10K
100pF
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
20%.
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Figure 2. Design Information
01
10
00
10 01
11
3–State
Output Disconnected
1
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
VCO in PLL system adjusts to minimum
Î Î Î Î Î Î Î Î Î Î Î Î
frequency (f min ).
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Always 0 _ in lock (positive rising edges).
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
f L
Î Î Î Î Î Î Î Î Î Î Î Î
Î Î Î Î Î Î Î Î Î Î Î Î
(V CO input = V SS )
+ f min (V CO input = V DD )
v
R 1 1 M
v
R 2 1 M
v v
.01 µF
C 1
1
00
01 10
11
1
0
Using Phase Comparator 2
No
Low
f C = f L
MC14046B
6–123