ST STM32L4 5 Series Reference Manual page 14

Contents
16.4.1
16.4.2
16.5 NOR Flash/PSRAM controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422
16.5.1
16.5.2
16.5.3
16.5.4
16.5.5
16.5.6
16.6 NAND Flash controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 458
16.6.1
16.6.2
16.6.3
16.6.4
16.6.5
16.6.6
16.6.7
16.7 FMC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 470
17 Quad-SPI interface (QUADSPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472
17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472
17.2 QUADSPI main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472
17.3 QUADSPI implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472
17.4 QUADSPI functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473
17.4.1
17.4.2
17.4.3
17.4.4
17.4.5
17.4.6
17.4.7
17.4.8
17.4.9
17.4.10 QUADSPI configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 482
17.4.11 QUADSPI usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 483
17.4.12 Sending the instruction only once . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484
14/1830
NOR/PSRAM address mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 420
NAND Flash memory address mapping . . . . . . . . . . . . . . . . . . . . . . . 421
External memory interface signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . 423
Supported memories and transactions . . . . . . . . . . . . . . . . . . . . . . . . 425
General timing rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 426
NOR Flash/PSRAM controller asynchronous transactions . . . . . . . . . 427
Synchronous transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 444
NOR/PSRAM controller registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451
External memory interface signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . 458
NAND Flash supported memories and transactions . . . . . . . . . . . . . . 460
Timing diagrams for NAND Flash memory . . . . . . . . . . . . . . . . . . . . . 460
NAND Flash operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461
NAND Flash prewait functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . 462
Computation of the error correction code (ECC)
in NAND Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 463
NAND Flashcontroller registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 464
QUADSPI block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473
QUADSPI pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473
QUADSPI Command sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 474
QUADSPI signal interface protocol modes . . . . . . . . . . . . . . . . . . . . . 476
QUADSPI indirect mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
QUADSPI status flag polling mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 480
QUADSPI memory-mapped mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 481
QUADSPI Flash memory configuration . . . . . . . . . . . . . . . . . . . . . . . . 481
QUADSPI delayed data sampling . . . . . . . . . . . . . . . . . . . . . . . . . . . . 482
DocID024597 Rev 5
RM0351