ST STM32L4 5 Series Reference Manual page 11

RM0351
11.5.4
11.5.5
11.5.6
11.5.7
11.5.8
11.5.9
12 Chrom-Art Accelerator™ controller (DMA2D) . . . . . . . . . . . . . . . . . . 357
12.1 DMA2D introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357
12.2 DMA2D main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357
12.3 DMA2D functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358
12.3.1
12.3.2
12.3.3
12.3.4
12.3.5
12.3.6
12.3.7
12.3.8
12.3.9
12.3.10 DMA2D transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365
12.3.11 DMA2D configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365
12.3.12 DMA2D transfer control (start, suspend, abort and completion) . . . . . 368
12.3.13 Watermark . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368
12.3.14 Error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369
12.3.15 AHB dead time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369
12.4 DMA2D interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369
12.5 DMA2D registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
12.5.1
12.5.2
12.5.3
12.5.4
12.5.5
12.5.6
DMA channel x number of data register (DMA_CNDTRx) (x = 1..7,
where x = channel number) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348
DMA channel x peripheral address register (DMA_CPARx) (x = 1..7,
where x = channel number) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348
DMA channel x memory address register (DMA_CMARx) (x = 1..7,
where x = channel number) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 349
DMA1 channel selection register (DMA1_CSELR) . . . . . . . . . . . . . . . 350
DMA2 channel selection register (DMA2_CSELR) . . . . . . . . . . . . . . . 352
DMA register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354
General description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358
DMA2D control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
DMA2D foreground and background FIFOs . . . . . . . . . . . . . . . . . . . . 359
DMA2D foreground and background pixel format converter (PFC) . . . 360
DMA2D foreground and background CLUT interface . . . . . . . . . . . . . 362
DMA2D blender . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
DMA2D output PFC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364
DMA2D output FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364
DMA2D AHB master port timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365
DMA2D control register (DMA2D_CR) . . . . . . . . . . . . . . . . . . . . . . . . 370
DMA2D Interrupt Status Register (DMA2D_ISR) . . . . . . . . . . . . . . . . 372
DMA2D interrupt flag clear register (DMA2D_IFCR) . . . . . . . . . . . . . . 373
DMA2D foreground memory address register (DMA2D_FGMAR) . . . 374
DMA2D foreground offset register (DMA2D_FGOR) . . . . . . . . . . . . . . 374
DMA2D background memory address register (DMA2D_BGMAR) . . 374
DocID024597 Rev 5
Contents
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