Xilinx SelectIO 7 Series User Manual page 9

ISERDESE2 Feedback from OSERDESE2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
Using D and DDLY in the ISERDESE2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
ISERDESE2 Timing Model and Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
Timing Characteristics
ISERDESE2 VHDL and Verilog Instantiation Template . . . . . . . . . . . . . . . . . . . . . . . 158
BITSLIP Submodule . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
Bitslip Operation
Bitslip Timing Model and Parameters
Output Parallel-to-Serial Logic Resources (OSERDESE2)
Data Parallel-to-Serial Converter
3-State Parallel-to-Serial Conversion
OSERDESE2 Primitive . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
OSERDESE2 Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
Data Path Output - OQ
Output Feedback from OSERDESE2 - OFB
3-state Control Output - TQ
3-state Control Output - TFB
High-Speed Clock Input - CLK
Divided Clock Input - CLKDIV
Parallel Data Inputs - D1 to D8
Reset Input - RST
Output Data Clock Enable - OCE
3-state Signal Clock Enable - TCE
Parallel 3-state Inputs - T1 to T4
OSERDESE2 Attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
DATA_RATE_OQ Attribute
DATA_RATE_TQ Attribute
DATA_WIDTH Attribute
SERDES_MODE Attribute
TRISTATE_WIDTH Attribute
OSERDESE2 Clocking Methods. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
OSERDESE2 Width Expansion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
Guidelines for Expanding the Parallel-to-Serial Converter Bit Width
Output Feedback . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168
OSERDESE2 Latencies. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168
DEFAULT Interface Type Latencies
OSERDESE2 Timing Model and Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
Timing Characteristics of 2:1 SDR Serialization
Timing Characteristics of 8:1 DDR Serialization
Timing Characteristics of 4:1 DDR 3-State Controller Serialization
OSERDESE2 VHDL and Verilog Instantiation Templates . . . . . . . . . . . . . . . . . . . . . . 173
IO_FIFO Overview
IN_FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
IN_FIFO Primitive
OUT_FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177
OUT_FIFO Primitive
Resetting the IO_FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
EMPTY and FULL Flags . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
ALMOST EMPTY and ALMOST FULL Flags . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
Appendix A: Termination Options for SSO Noise Analysis
7 Series FPGAs SelectIO Resources User Guide
UG471 (v1.10) May 8, 2018
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