Xilinx VCU110 User Manual page 113

Table 1-58: J22 VITA 57.1 FMC HPC0 Sections E and F to FPGA U1 Connections
J22
FMC Schematic
HPC0 Net Name
Pin
E2 NA
E3 NA
E6 NA
E7 NA
E9 NA
E10 NA
E12 NA
E13 NA
E15 NA
E16 NA
E18 NA
E19 NA
E21 NA
E22 NA
E24 NA
E25 NA
E27 NA
E28 NA
E30 NA
E31 NA
E33 NA
E34 NA
E36 NA
E37 NA
E39 VADJ _1V8_FPGA
Notes:
1. FMC_HPC0_PG_M2C level-shifted from 3.3V to 1.8V at TXS0108E U44.
VCU110 Evaluation Board
UG1073 (v1.2) March 26, 2016
J22
U1
I/O FMC
FPGA
Standard HPC0
Pin
Pin
NA F1
NA F4
NA F5
NA F7
NA F8
NA F10
NA F11
NA F13
NA F14
NA F16
NA F17
NA F19
NA F20
NA F22
NA F23
NA F25
NA F26
NA F28
NA F29
NA F31
NA F32
NA F34
NA F35
NA F37
F38
F40
www.xilinx.com
Chapter 1: VCU110 Evaluation Board Features
Schematic
Net Name
(1)
FMC_HPC0_PG_M2C LVCMOS18
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
VADJ _1V8_FPGA
Send Feedback
I/O U1 FPGA
Standard Pin
BD20
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
NA
113