Cpu Interrupt Vectors And Priorities - Texas Instruments TMS320C28x Reference Manual

CPU Interrupt Vectors and Priorities

3.2 CPU Interrupt Vectors and Priorities
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Table 3−1. Interrupt Vectors and Priorities
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Absolute Address (hexadecimal)
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
VMAP = 0
Vector
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
RESET 00 0000
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
INT1 00 0002
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
INT2 00 0004
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
INT3 00 0006
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
INT4 00 0008
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
INT5 00 000A
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
INT6 00 000C
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
INT7 00 000E
Á Á Á Á Á Á Á Á Á Á Á
INT8 00 0010
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
INT9 00 0012
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
INT10 00 0014
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
INT11 00 0016
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
INT12 00 0018
Á Á Á Á Á Á Á Á Á Á Á
INT13 00 001A
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
INT14 00 001C
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
†
For C28x catalog devices, VMAP = 1 at reset.
‡
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Interrupts DLOGINT and RTOSINT are generated by the emulation logic internal to the CPU.
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
3-4
The C28x supports 32 CPU interrupt vectors, including the reset vector. Each
vector is a 22-bit address that is the start address for the corresponding inter-
rupt service routine (ISR). Each vector is stored in 32 bits at two consecutive
addresses. The location at the lower address holds the 16 least significant bits
(LSBs) of the vector. The location at the higher address holds the 6 most signif-
icant bits (MSBs) right-justified. When an interrupt is approved, the 22-bit vec-
tor is fetched, and the 10 MSBs at the higher address are ignored.
For devices with a PIE module, this table is re-mapped and expanded into the
PIE vector table.
Table 3−1 lists the available CPU interrupt vectors and their locations. The ad-
dresses are shown in hexadecimal form. The table also shows the priority of
each of the hardware interrupts.
Á Á Á Á Á Á Á
VMAP = 1 †
Á Á Á Á Á Á Á Á Á Á Á Á Á Á
3F FFC0
Á Á Á Á Á Á Á Á Á Á Á Á Á Á
3F FFC2
Á Á Á Á Á Á Á Á Á Á Á Á Á Á
3F FFC4
Á Á Á Á Á Á Á Á Á Á Á Á Á Á
3F FFC6
Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á
3F FFC8
Á Á Á Á Á Á Á Á Á Á Á Á Á Á
3F FFCA
Á Á Á Á Á Á Á Á Á Á Á Á Á Á
3F FFCC
Á Á Á Á Á Á Á Á Á Á Á Á Á Á
3F FFCE
Á Á Á Á Á Á Á
3F FFD0
Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á
3F FFD2
Á Á Á Á Á Á Á Á Á Á Á Á Á Á
3F FFD4
Á Á Á Á Á Á Á Á Á Á Á Á Á Á
3F FFD6
Á Á Á Á Á Á Á Á Á Á Á Á Á Á
3F FFD8
Á Á Á Á Á Á Á
3F FFDA
Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á
3F FFDC
Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Hardware Hardware
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Priority
Description
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
1 (highest) Reset
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
5 Maskable interrupt 1
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
6 Maskable interrupt 2
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
7 Maskable interrupt 3
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
8 Maskable interrupt 4
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
9 Maskable interrupt 5
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
10 Maskable interrupt 6
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
11 Maskable interrupt 7
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
12 Maskable interrupt 8
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
13 Maskable interrupt 9
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
14 Maskable interrupt 10
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
15 Maskable interrupt 11
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
16 Maskable interrupt 12
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
17 Maskable interrupt 13
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á
18 Maskable interrupt 14
Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á Á