Table of Contents
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Paragraph
Number
8.6.3
Interface Status Register (ISR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-25
8.6.3.1
ISR Receive Data Register Full (RXDF) Bit 0 . . . . . . . . . . . . . . . . . . . 8-26
8.6.3.2
ISR Transmit Data Register Empty (TXDE) Bit 1 . . . . . . . . . . . . . . . . 8-26
8.6.3.3
ISR Transmitter Ready (TRDY) Bit 2 . . . . . . . . . . . . . . . . . . . . . . . . . 8-26
8.6.3.4
ISR Host Flag 2 (HF2) Bit 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-26
8.6.3.5
ISR Host Flag 3 (HF3) Bit 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-27
8.6.3.6
ISR Reserved Bits 5-6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-27
8.6.3.7
ISR Host Request (HREQ) Bit 7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-27
8.6.4
Interrupt Vector Register (IVR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-27
8.6.5
Receive Byte Registers (RXH:RXM:RXL) . . . . . . . . . . . . . . . . . . . . . . . . 8-28
8.6.6
Transmit Byte Registers (TXH:TXM:TXL) . . . . . . . . . . . . . . . . . . . . . . . . 8-28
8.6.7
Host Side Registers After Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-29
8.6.8
General Purpose INPUT/OUTPUT (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . 8-29
8.7
Servicing The Host Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-30
8.7.1
HDI08 Host Processor Data Transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-30
8.7.2
Polling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-30
8.7.3
Servicing Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-31
Section
9 Serial Host Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1
9.1
Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1
9.2
Serial Host Interface Internal Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-2
9.3
Characteristics Of The SPI Bus. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-3
9.4
SHI Clock Generator. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-4
9.5
Serial Host Interface Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-4
9.5.1
SHI Input/Output Shift Register (IOSR)-Host Side . . . . . . . . . . . . . . . . . . 9-7
9.5.2
SHI Host Transmit Data Register (HTX)-DSP Side . . . . . . . . . . . . . . . . . 9-8
9.5.3
SHI Host Receive Data FIFO (HRX)-DSP Side . . . . . . . . . . . . . . . . . . . . 9-8
9.5.4
SHI Slave Address Register (HSAR)-DSP Side . . . . . . . . . . . . . . . . . . . . 9-9
9.5.4.1
HSAR Reserved Bits-Bits 19, 17-0 . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-9
9.5.4.2
HSAR I
9.5.5
SHI Clock Control Register (HCKR)-DSP Side . . . . . . . . . . . . . . . . . . . . 9-9
9.5.5.1
Clock Phase and Polarity (CPHA and CPOL)-Bits 1-0. . . . . . . . . . . 9-10
9.5.5.2
HCKR Prescaler Rate Select (HRS)-Bit 2 . . . . . . . . . . . . . . . . . . . . . 9-11
9.5.5.3
HCKR Divider Modulus Select (HDM[7:0])-Bits 10-3 . . . . . . . . . . 9-11
9.5.5.4
HCKR Reserved Bits-Bits 23-14, 11. . . . . . . . . . . . . . . . . . . . . . . . . 9-12
9.5.5.5
HCKR Filter Mode (HFM[1:0]) - Bits 13-12 . . . . . . . . . . . . . . . . . . 9-12
9.5.6
SHI Control/Status Register (HCSR)-DSP Side . . . . . . . . . . . . . . . . . . . 9-13
9.5.6.1
HCSR Host Enable (HEN)-Bit 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-13
9.5.6.2
HCSR I
9.5.6.3
HCSR Serial Host Interface Mode (HM[1:0])-Bits 3-2. . . . . . . . . . . 9-13
9.5.6.4
HCSR I
9.5.6.5
HCSR FIFO-Enable Control (HFIFO)-Bit 5 . . . . . . . . . . . . . . . . . . . 9-14
9.5.6.6
HCSR Master Mode (HMST)-Bit 6 . . . . . . . . . . . . . . . . . . . . . . . . . . 9-14
MOTOROLA
CONTENTS
Title
2
C Slave Address (HA[6:3], HA1)-Bits 23-20,18 . . . . . . . . . 9-9
2
C/SPI Selection (HI2C)-Bit 1 . . . . . . . . . . . . . . . . . . . . . . . 9-13
2
C Clock Freeze (HCKFR)-Bit 4 . . . . . . . . . . . . . . . . . . . . . 9-14
Page
Number
vii
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