Table of Contents
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Figure
Number
8-15
Interrupt Vector Register (IVR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-27
8-16
HDI08 Host Request Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-31
9-1
Serial Host Interface Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-3
9-2
SHI Clock Generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-4
9-3
SHI Programming Model—Host Side . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-5
9-4
SHI Programming Model—DSP Side . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-6
9-5
SHI I/O Shift Register (IOSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-8
9-6
SPI Data-To-Clock Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-10
2
9-7
I
C Bit Transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-19
2
9-8
I
C Start and Stop Events . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-20
9-9
Acknowledgment on the I
2
9-10
I
C Bus Protocol For Host Write Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . .9-21
2
9-11
I
C Bus Protocol For Host Read Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . .9-22
10-1
ESAI Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-2
10-2
TCCR Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-10
10-3
ESAI Clock Generator Functional Block Diagram . . . . . . . . . . . . . . . . .10-11
10-4
ESAI Frame Sync Generator Functional Block Diagram. . . . . . . . . . . . .10-13
10-5
TCR Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-15
10-6
Normal and Network Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-20
10-7
Frame Length Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-23
10-8
RCCR Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-26
10-9
RCR Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-30
10-10
SAICR Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-35
10-11
SAICR SYN Bit Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-37
10-12
SAISR Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-38
10-13
ESAI Data Path Programming Model ([R/T]SHFD=0) . . . . . . . . . . . . . .10-42
10-14
ESAI Data Path Programming Model ([R/T]SHFD=1) . . . . . . . . . . . . . .10-43
10-15
TSMA Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-45
10-16
TSMB Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-45
10-17
RSMA Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-47
10-18
RSMB Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-47
10-19
PCRC Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-54
10-20
PRRC Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-54
10-21
PDRC Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .10-55
11-1
ESAI_1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11-2
11-2
EMUXR Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11-6
11-3
TCCR_1 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11-7
MOTOROLA
List of Figures
Title
2
C Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9-20
Page
Number
xix
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