Table of Contents
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Paragraph
Number
12.5.6.5
DAX Start Block (XSB)-Bit 5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-8
12.5.6.6
XCTR Reserved Bits-Bits 6-23 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-8
12.5.7
DAX Status Register (XSTR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-9
12.5.7.1
DAX Audio Data Register Empty (XADE)-Bit 0 . . . . . . . . . . . . . . . 12-9
12.5.7.2
DAX Transmit Underrun Error Flag (XAUR)-Bit 1 . . . . . . . . . . . . . 12-9
12.5.7.3
DAX Block Transfer Flag (XBLK)-Bit 2 . . . . . . . . . . . . . . . . . . . . . 12-9
12.5.7.4
XSTR Reserved Bits-Bits 3-23 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-10
12.5.8
DAX Parity Generator (PRTYG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-10
12.5.9
DAX Biphase Encoder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-10
12.5.10
DAX Preamble Generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-10
12.5.11
DAX Clock Multiplexer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-11
12.5.12
DAX State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-12
12.6
DAX Programming Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-12
12.6.1
Initiating A Transmit Session . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-12
12.6.2
Audio Data Register Empty Interrupt Handling . . . . . . . . . . . . . . . . . . . . 12-13
12.6.3
Block Transferred Interrupt Handling. . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-13
12.6.4
DAX operation with DMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-13
12.6.5
DAX Operation During Stop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-15
12.7
GPIO (PORT D) - Pins and Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-15
12.7.1
Port D Control Register (PCRD). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-16
12.7.2
Port D Direction Register (PRRD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-16
12.7.3
Port D Data Register (PDRD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-17
Section
13 Timer/ Event Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1
13.1
Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1
13.2
Timer/Event Counter Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1
13.2.1
Timer/Event Counter Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1
13.2.2
Individual Timer Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-2
13.3
Timer/Event Counter Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-3
13.3.1
Prescaler Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-5
13.3.2
Timer Prescaler Load Register (TPLR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-5
13.3.2.1
TPLR Prescaler Preload Value PL[20:0] Bits 20-0 . . . . . . . . . . . . . . . 13-5
13.3.2.2
TPLR Prescaler Source PS[1:0] Bits 22-21 . . . . . . . . . . . . . . . . . . . . . 13-5
13.3.2.3
TPLR Reserved Bit 23 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-6
13.3.3
Timer Prescaler Count Register (TPCR). . . . . . . . . . . . . . . . . . . . . . . . . . . 13-6
13.3.3.1
TPCR Prescaler Counter Value PC[20:0] Bits 20-0. . . . . . . . . . . . . . . 13-6
13.3.3.2
TPCR Reserved Bits 23-21 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-6
13.3.4
Timer Control/Status Register (TCSR). . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-7
13.3.4.1
TCSR Timer Enable (TE) Bit 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-7
13.3.4.2
TCSR Timer Overflow Interrupt Enable (TOIE) Bit 1 . . . . . . . . . . . . . 13-7
13.3.4.3
TCSR Timer Compare Interrupt Enable (TCIE) Bit 2 . . . . . . . . . . . . . 13-7
13.3.4.4
TCSR Timer Control (TC[3:0]) Bits 4-7 . . . . . . . . . . . . . . . . . . . . . . . 13-7
13.3.4.5
TCSR Inverter (INV) Bit 8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-9
MOTOROLA
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xiii
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