Motorola DSP56367 User Manual page 20

24-bit digital signal processor
Table of Contents

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Figure
Number
11-4
ESAI_1 Clock Generator Functional Block Diagram . . . . . . . . . . . . . . . .11-8
11-5
ESAI_1 Frame Sync Generator Functional Block Diagram. . . . . . . . . . . .11-9
11-6
TCR_1 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11-10
11-7
RCCR_1 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11-10
11-8
RCR_1 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11-11
11-9
SAICR_1 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11-12
11-10
SAISR_1 Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11-12
11-11
TSMA_1 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11-14
11-12
TSMB_1 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11-14
11-13
RSMA_1 Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11-15
11-14
RSMB_1 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11-15
11-15
PCRE Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11-17
11-16
PRRE Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11-17
11-17
PDRE Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11-18
12-1
Digital Audio Transmitter (DAX) Block Diagram. . . . . . . . . . . . . . . . . . .12-2
12-2
DAX Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12-5
12-3
DAX Relative Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12-10
12-4
Preamble sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12-11
12-5
Clock Multiplexer Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12-12
12-6
Examples of data organization in memory . . . . . . . . . . . . . . . . . . . . . . . .12-15
12-7
Port D Control Register (PCRD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12-16
12-8
Port D Direction Register (PRRD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12-16
12-9
Port D Data Register (PDRD). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12-18
13-1
Timer/Event Counter Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . .13-2
13-2
Timer Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13-3
13-3
Timer Module Programmer's Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13-4
13-4
Timer Prescaler Load Register (TPLR) . . . . . . . . . . . . . . . . . . . . . . . . . . .13-5
13-5
Timer Prescaler Count Register (TPCR) . . . . . . . . . . . . . . . . . . . . . . . . . .13-6
14-1
144-pin package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14-2
14-2
DSP56367 144-pin LQFP Package. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14-7
D-1
Status Register (SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . D-16
D-2
Operating Mode Register (OMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . D-17
D-3
Interrupt Priority Register–Core (IPR–C). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . D-18
D-4
Interrupt Priority Register – Peripherals (IPR–P). . . . . . . . . . . . . . . . . . . . . . . . . D-19
D-5
Phase Lock Loop Control Register (PCTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . D-20
D-6
Host Receive and Host Transmit Data Registers . . . . . . . . . . . . . . . . . . . . . . . . . D-21
D-7
Host Control and Status Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . D-22
D-8
Host Base Address and Host Port Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . D-23
xx
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