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Figure
Number
1-1
DSP56367 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1-2
2-1
Signals Identified by Functional Group . . . . . . . . . . . . . . . . . . . . . . . . . . . .2-3
3-1
External Clock Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-7
3-2
Reset Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-13
3-3
External Fast Interrupt Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-14
3-4
External Interrupt Timing (Negative Edge-Triggered). . . . . . . . . . . . . . . .3-15
3-5
Operating Mode Select Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-15
3-6
Recovery from Stop State Using IRQA Interrupt Service . . . . . . . . . . . . .3-15
3-7
Recovery from Stop State Using IRQA Interrupt Service . . . . . . . . . . . . .3-16
3-8
External Memory Access (DMA Source) Timing . . . . . . . . . . . . . . . . . . .3-16
3-9
SRAM Read Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-20
3-10
SRAM Write Access. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-21
3-11
DRAM Page Mode Wait States Selection Guide . . . . . . . . . . . . . . . . . . . .3-22
3-12
DRAM Page Mode Write Accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-31
3-13
DRAM Page Mode Read Accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-32
3-14
DRAM Out-of-Page Wait States Selection Guide . . . . . . . . . . . . . . . . . . .3-33
3-15
DRAM Out-of-Page Read Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-42
3-16
DRAM Out-of-Page Write Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-43
3-17
DRAM Refresh Access. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-44
3-18
Asynchronous Bus Arbitration Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . .3-45
3-19
Asynchronous Bus Arbitration Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . .3-46
3-20
Host Interrupt Vector Register (IVR) Read Timing Diagram . . . . . . . . . .3-49
3-21
Read Timing Diagram, Non-Multiplexed Bus . . . . . . . . . . . . . . . . . . . . . .3-50
3-22
Write Timing Diagram, Non-Multiplexed Bus. . . . . . . . . . . . . . . . . . . . . .3-51
3-23
Read Timing Diagram, Multiplexed Bus . . . . . . . . . . . . . . . . . . . . . . . . . .3-52
3-24
Write Timing Diagram, Multiplexed Bus. . . . . . . . . . . . . . . . . . . . . . . . . .3-53
3-25
Host DMA Write Timing Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-54
3-26
Host DMA Read Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-54
3-27
SPI Master Timing (CPHA = 0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-58
3-28
SPI Master Timing (CPHA = 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-59
3-29
SPI Slave Timing (CPHA = 0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-60
3-30
SPI Slave Timing (CPHA = 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-61
2
3-31
I
C Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-65
3-32
ESAI Transmitter Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-69
3-33
ESAI Receiver Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-70
3-34
ESAI HCKT Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-71
3-35
ESAI HCKR Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-71
MOTOROLA
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xvii
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