Sa-1110 Address Compatibility Mode Memory Address Signal Mapping - Intel PXA27 Series Design Manual

System Memory Interface
See Table 6-8
SA-1110 address compatibility mode is chosen.
Table 6-8. SA-1110 Address Compatibility Mode Memory Address Signal Mapping
SDRAM
Techno-
Device
logy
1 M x 16 16 Mbit 1 x 11 x 8
2 M x 8 16 Mbit 1 x 11 x 9
4 M x 4 16 Mbit 1 x 11 x 10
1 x 12 x 8
1 x 1 2x 9
1 x 12 x 10
1 x 12 x 11
1 x 13 x 8
1 x13 x 9
1 x 1 3 x 10
1 x 13 x 11
2 M x 32 64 Mbit 2 x 11 x 8
2 x 11 x 9
2 x 11 x 10
4 M x 16/ 64 Mbit/
2 x 12 x 8
4 M x 32 128 Mbit
8 M x 8/ 64 Mbit/
2 x 12 x 9
8 M x 16 128 Mbit
16 M x 4/ 64 Mbit/
2 x 12 x 10
16 M x 8 128 Mbit
32 M x 4 128 Mbit 2 x 12 x 11
8 M x 32 256 Mbit 2 x 13 x 8
16 M x 16 256 Mbit 2 x 13 x 9
II:6-14
for the list of physical signal connections to the SDRAM devices if the option to use
# Bits
(The address lines at the top of the columns are the processor address lines)
Bank x
Row x
MA MA MA
Col
24 23 22
A11
A11
A11
A11
A12 A11
A12 A11
A12 A11
A12 A11
BS1
BS1
BS1
BS1 BS0
BS1 BS0
BS1 BS0
BS1 BS0
A12 BS1 BS0
A12 BS1 BS0
he processor pin mapping to SDRAM devices.
T
MA MA MA MA MA
21 20 19 18 17
BS0 A10 A9 A8 A7
BS0 A10 A9 A8 A7
BS0 A10 A9 A8 A7
BS0 A10 A9 A8 A7
BS0 A10 A9 A8 A7
BS0 A10 A9 A8 A7
BS0 A10 A9 A8 A7
BS0 A10 A9 A8 A7
BS0 A10 A9 A8 A7
BS0 A10 A9 A8 A7
BS0 A10 A9 A8 A7
BS0 A10 A9 A8 A7
BS0 A10 A9 A8 A7
BS0 A10 A9 A8 A7
A11 A10 A9 A8 A7
A11 A10 A9 A8 A7
A11 A10 A9 A8 A7
A11 A10 A9 A8 A7
A11 A10 A9 A8 A7
A11 A10 A9 A8 A7
®
Intel PXA27x Processor Design Guide
MA MA MA MA MA
16 15 14 13 12
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
MA MA
11 10
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0