Intel PXA27 Series Design Manual page 81

6.5.1.3.2 SDRAM Address Signal Mapping
See Table 6-7
bold format to make it easier to locate signals.
Table 6-7. Normal and Alternate Mode Memory Address Signal Mapping
SDRAM
# Bits
Bank x
Row x
Techno-
Device
logy
1 M x 16 16 Mbit 1 x 11 x 8
2M x 8 16 Mbit 1 x 11 x 9
4 M x 4 16 Mbit 1 x 11 x 10
1 x 12 x 8
1 x 12 x 9
1 x 12 x 10
1 x 12 x 11
1 x 13 x 8
1 x 13 x 9
1 x 13 x 10
1 x 13 x 11
2 M x 32 64 Mbit 2 x 11 x 8
2 x 11 x 9
2 x 11 x 10
4 M x 16/ 64 Mbit/
2 x 12 x 8
4 M x 32 128 Mbit
8 M x 8/ 64 Mbit/
2 x 12 x 9
8 M x 16 128 Mbit
16 M x 4/ 64 Mbit/
2 x 12 x 10
16 M x 8 128 Mbit
32 M x 4 128 Mbit 2 x 12 x 11
8 M x 32 256 Mbit 2 x 13 x 8
16 M x 16 256 Mbit 2 x 13 x 9
32 M x 16 512 Mbit 2 x 13 x 10
®
Intel PXA27x Processor Design Guide
and Table 6-8 for SDRAM address mapping. The bank select signals are listed in
(The address lines at the top of the columns are the processor address lines)
A24 A23 A22 A21
Col
BS0
BS0
BS0
BS0 A11
BS0 A11
BS0 A11
BS0 A11
BS0 A12 A11
BS0 A12 A11
BS0 A12 A11
BS0 A12 A11
BS1 BS0
BS1 BS0
BS1 BS0
BS1 BS0 A11
BS1 BS0 A11
BS1 BS0 A11
BS1 BS0 A11
BS1 BS0 A12 A11
BS1 BS0 A12 A11
BS1 BS0 A12 A11
he processor pin mapping to SDRAM devices
T
A20 A19 A18 A17
A10 A9 A8 A7
A10 A9 A8 A7
A10 A9 A8 A7
A10 A9 A8 A7
A10 A9 A8 A7
A10 A9 A8 A7
A10 A9 A8 A7
A10 A9 A8 A7
A10 A9 A8 A7
A10 A9 A8 A7
A10 A9 A8 A7
A10 A9 A8 A7
A10 A9 A8 A7
A10 A9 A8 A7
A10 A9 A8 A7
A10 A9 A8 A7
A10 A9 A8 A7
A10 A9 A8 A7
A10 A9 A8 A7
A10 A9 A8 A7
A10 A9 A8 A7
System Memory Interface
A16 A15 A14 A13 A12
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A6 A5 A4 A3 A2
A11 A10
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
A1 A0
II:6-13