Xilinx 7 Series User Manual page 7

Clock Alignment Across Clock Regions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
Single Buffer per Clock Region . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
Multiple Buffers Per Clock Region . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
BUFR Alignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
Appendix B: Clocking Resources and Connectivity Variations per
Clock Region
www.BDTIC.com/XILINX
7 Series FPGAs Clocking Resources User Guide
UG472 (v1.5) July 13, 2012
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Driving Multiple BUFIOs
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Driving Multiple BUFRs
Driving Multiple BUFRs (with Divide) and BUFIO
Driving Multiple BUFRs (With and Without Divide)
www.xilinx.com
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