Table Of Contents - Xilinx 7 Series User Manual

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Revision History
Preface: About This Guide
Guide Contents
Additional Resources
Chapter 1: Clocking Overview
Clocking Architecture Overview
Clock Routing Resources Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
CMT Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Clock Buffers, Management, and Routing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
7 Series FPGAs Clocking Differences from Previous FPGA Generations
Key Differences from Virtex-6 FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Key Differences from Spartan-6 FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
Summary of Clock Connectivity
Clocking Differences in 7 Series FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
Chapter 2: Clock Routing Resources
Clock Buffer Selection Considerations
Clock-Capable Inputs
Single Clock Driving a Single CMT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Single Clock Driving Multiple CMTs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Clock-Capable Input Pin Placement Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Global Clocking Resources
Clock Tree and Nets - GCLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
Clock Regions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Global Clock Buffers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Regional Clocking Resources
Clock-Capable I/O . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
I/O Clock Buffer-BUFIO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Regional Clock Buffer-BUFR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Regional Clock Nets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
Multi-Region Clock Buffer-BUFMR/BUFMRCE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
Horizontal Clock Buffer-BUFH, BUFHCE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
High-Performance Clocks
Clock Gating for Power Savings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
www.BDTIC.com/XILINX
7 Series FPGAs Clocking Resources User Guide
UG472 (v1.5) July 13, 2012
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Global Clock Buffer Primitives
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Additional Use Models
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BUFIO Primitive
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BUFIO Use Models
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BUFR Primitive
BUFR Attributes and Modes
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BUFR Use Models
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BUFMR Primitive
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www.xilinx.com
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. . . . . 19
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