Xilinx Virtex-5 FPGA User Manual page 10

DCM Control and Data Input Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
DCM Clock Output Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
DCM Status and Data Output Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
DCM Attributes
CLKDV_DIVIDE Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
CLKFX_MULTIPLY and CLKFX_DIVIDE Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
CLKIN_PERIOD Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
CLKIN_DIVIDE_BY_2 Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
CLKOUT_PHASE_SHIFT Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
CLK_FEEDBACK Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
DESKEW_ADJUST Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
DFS_FREQUENCY_MODE Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
DLL_FREQUENCY_MODE Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
DUTY_CYCLE_CORRECTION Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
DCM_PERFORMANCE_MODE Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
FACTORY_JF Attribute. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
PHASE_SHIFT Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
STARTUP_WAIT Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
DCM Design Guidelines
Clock Deskew . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
Frequency Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
Phase Shifting . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
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Dynamic Reconfiguration Clock Input - DCLK
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Reset Input - RST
Phase-Shift Increment/Decrement Input - PSINCDEC
Phase-Shift Enable Input - PSEN
Dynamic Reconfiguration Data Input - DI[15:0]
Dynamic Reconfiguration Address Input - DADDR[6:0]
Dynamic Reconfiguration Write Enable Input - DWE
Dynamic Reconfiguration Enable Input - DEN
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1x Output Clock - CLK0
1x Output Clock, 90° Phase Shift - CLK90
1x Output Clock, 180° Phase Shift - CLK180
1x Output Clock, 270° Phase Shift - CLK270
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2x Output Clock - CLK2X
2x Output Clock, 180° Phase Shift - CLK2X180
Frequency Divide Output Clock - CLKDV
Frequency-Synthesis Output Clock - CLKFX
Frequency-Synthesis Output Clock, 180° - CLKFX180
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Locked Output - LOCKED
Phase-Shift Done Output - PSDONE
Status or Dynamic Reconfiguration Data Output - DO[15:0]
Dynamic Reconfiguration Ready Output - DRDY
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Clock Deskew Operation
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Input Clock Requirements
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Input Clock Changes
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Output Clocks
DCM During Configuration and Startup
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Deskew Adjust
Characteristics of the Deskew Circuit
Frequency Synthesis Operation
Frequency Synthesizer Characteristics
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Phase-Shifting Operation
www.xilinx.com
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Virtex-5 FPGA User Guide
UG190 (v5.0) June 19, 2009