10
TCLK0
TCLK0S
(Note 1)
IRQ9
TIN0
TIN0S
DRQ7
IRQ9
TIN1
TIN1S
DRQ8
IRQ9
TIN2
TIN2S
DRQ9
IRQ12
TIN3
TIN3S
IRQ12
TIN4
TIN4S
IRQ12
TIN5S
TIN5
IRQ12
TIN6
TIN6S
PSC0
1/2 internal
PSC1
peripheral
PSC2
clock
TCLK1S
TCLK1
TIN7
TIN7S
DRQ10
TCLK2
TCLK2S
TIN8
TIN8S
DRQ11
TIN9
TIN9S
TIN10
TIN10S
TIN11
TIN11S
Note 1: IRQ0-18 denote interrupt signals, of which the same number indicates the same group of interrupts. (See Table
10.1.2.) DRQ0-13 denote DMA request signals fed to the DMAC. (See Table 10.1.3.) AD0TRG and AD1TRG
denote trigger signals to A-D0 and A-D1 converters, respectively.
Note 2: Indicates timer input pin edge selection output.
Note 3: Indicates input signals from peripheral circuits (AD and SIO).
Figure 10.1.1 Block Diagram of MJT (1/4)
Clock bus Input event bus
3 21 0 3 21 0
clk
S
clk
clk
clk
S
clk
clk
clk
S
S
clk
S
S
clk
clk
S
clk
S
clk
S
clk
S
clk
S
clk
S
clk
S
S
clk
IRQ8
S
IRQ8
S
clk
S
IRQ8
S
clk
S
IRQ8
S
clk
S
IRQ8
S
clk
S
3 21 0 3 21 0
PSC0 - 5 : Prescaler
10.1 Outline of Multijunction Timers
TOP 0
udf
en
TOP 1
udf
en
TOP 2
udf
en
TOP 3
udf
en
TOP 4
udf
en
TOP 5
udf
en
TOP 6
udf
en
TOP 7
udf
en
TOP 8
udf
en
TOP 9
udf
en
TOP 10
udf
en
TIO 0
udf
en/cap
TIO 1
udf
en/cap
TIO 2
udf
en/cap
TIO 3
udf
en/cap
TIO 4
udf
en/cap
TIO 5
udf
en/cap
TIO 6
udf
en/cap
TIO 7
udf
en/cap
TIO 8
udf
en/cap
TIO 9
udf
en/cap
F/F : Output flip-flop
10-5
MULTIJUNCTION TIMERS
Output event bus
0 12 3
IRQ2
F/F0
IRQ2
F/F1
IRQ2
F/F2
IRQ2
F/F3
IRQ2
F/F4
IRQ2
F/F5
IRQ1
S
F/F6
IRQ1
S
F/F7
IRQ6
S
F/F8
IRQ6
S
F/F9
IRQ5
S
F/F10
IRQ0
S
F/F11
IRQ0
S
F/F12
IRQ0
F/F13
S
IRQ0
S
F/F14
IRQ4
S
F/F15
AD0TRG
(To A-D0 converter)
S
IRQ4
S
F/F16
IRQ4
S
F/F17
IRQ4
S
F/F18
DRQ0
IRQ3
S
F/F19
IRQ3
F/F20
0 1 2 3
S : Selector
TO 0
TO 1
TO 2
TO 3
TO 4
TO 5
TO 6
TO 7
TO 8
TO 9
TO 10
TO 11
TO 12
TO 13
TO 14
TO 15
TO 16
TO 17
TO 18
TO 19
TO 20
Ver.0.10