Xilinx ZCU106 User Manual page 96

Table 3-38: GTH Transceiver Bank 224 Interface Connections
XCZU7EV XCZU7EV Pin
(U1) Pin Name
AH4 MGTHTXP0
AH3 MGTHTXN0
AJ2 MGTHTXP1
AJ1 MGTHTXN1
AG6 MGTHTXP2
AG5 MGTHTXN2
AG2 MGTHRXP0
AG1 MGTHRXN0
AE6 MGTHRXP1
AE5 MGTHRXN1
AF4 MGTHRXP2
AF3 MGTHRXN2
AD4 MGTHTXP3
AD3 MGTHTXN3
AE2 MGTHRXP3
AE1 MGTHRXN3
AB8 MGTREFCLK0P
AB7 MGTREFCLK0N
AA10 MGTREFCLK1P
AA9 MGTREFCLK1N
Notes:
1. Series capacitor coupled.
2. MGT connections I/O standard not applicable.
ZCU106 Board User Guide
UG1244 (v1.0) March 28, 2018
(2)
Schematic Net Name
(1)
PCIE_TX3_P
(1)
PCIE_TX3_N
PCIE_RX3_P
PCIE_RX3_N
(1)
PCIE_TX2_P
(1)
PCIE_TX2_N
PCIE_RX2_P
PCIE_RX2_N
(1)
PCIE_TX1_P
(1)
PCIE_TX1_N
PCIE_RX1_P
PCIE_RX1_N
(1)
PCIE_TX0_P
(1)
PCIE_TX0_N
PCIE_RX0_P
PCIE_RX0_N
(1)
PCIE_CLK_P
(1)
PCIE_CLK_N
USER_SMA_MGT_CLOCK_C_P
USER_SMA_MGT_CLOCK_C_N
www.xilinx.com
Chapter 3: Board Component Descriptions
Connected To
Pin No. Pin Name
A29 PERp3
A30 PERn3
B27 PETp3
B28 PETn3
A25 PERp2
A26 PERn2
B23 PETp2
B24 PETn2
A21 PERp1
A22 PERn1
B19 PETp1
B20 PETn1
A16 PERp0
A17 PERn0
B14 PETp0
B15 PETn0
A13 REFCLK+
A14 REFCLK-
1 SIG
1 SIG
Device
PCIe 4-lane edge
connector P3
SMA J79
SMA J80
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