Xilinx Virtex-6 FPGA User Manual page 10

Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
PLL Settings for Common Protocols . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
Power Down
Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
Generic Power-Down Capabilities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
Power-Down Requirements for TX and RX Buffer Bypass . . . . . . . . . . . . . . . . . . . . . 122
Power-Down Features for PCI Express Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
Loopback
Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
ACJTAG
Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
Dynamic Reconfiguration Port
Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
Chapter 3: Transmitter
TX Overview
FPGA TX Interface
Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
Using TXOUTCLK to Drive the GTX TX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
TX Initialization
Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
GTX TX Reset in Response to Completion of Configuration . . . . . . . . . . . . . . . . . . . 139
GTX TX Reset in Response to GTXTXRESET Pulse . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
GTX TX Component-Level Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
After Power-up and Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
After Turning on a Reference Clock to the TX PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
After Changing the Reference Clock to the TX PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
After Assertion/Deassertion of TXPOWERDOWN . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
TX Rate Change with the TX Buffer Enabled . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
TX Rate Change with the TX Buffer Bypassed . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
TX Parallel Clock Source Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
TX 8B/10B Encoder
Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
www.BDTIC.com/XILINX
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PLL Power Down
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TX and RX Power Down
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Interface Width Configuration
TXUSRCLK and TXUSRCLK2 Generation
TXOUTCLK Driving a GTX TX in 2-Byte Mode (Single Lane)
TXOUTCLK Driving a GTX TX in 4-Byte Mode (Single Lane)
TXOUTCLK Driving a GTX TX in 1-Byte Mode (Single Lane)
TXOUTCLK Driving More Than One GTX TX in 2-Byte Mode (Multiple Lanes)
TXOUTCLK Driving More Than One GTX TX in 4-Byte Mode (Multiple Lanes)
TXOUTCLK Driving More Than One GTX TX in 1-Byte Mode (Multiple Lanes)
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8B/10B Bit and Byte Ordering
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K Characters
www.xilinx.com
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Virtex-6 FPGA GTX Transceivers User Guide
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UG366 (v2.5) January 17, 2011