Tms320C67X Nonreset Interrupt Detection And Processing: Pipeline Operation - Texas Instruments TMS320C6000 Series Reference Manual

Interrupt Detection and Processing
Figure 7–13. TMS320C67x Nonreset Interrupt Detection and Processing:
Pipeline Operation
CPU cycle 0 1 2
External
INTm at
pin
IFm
IACK
0 0 0
INUM
Execute
packet
n DC E1 E2
n+1 DP DC E1
n+2 PR DP DC
n+3 PW PR DP
n+4 PS PW PR
n+5 PG PS PW
n+6 PG PS
n+7 PG
n+8
n+9
n+10
n+11
ISFP
CPU cycle 0 1 2
† IFm is set on the next CPU cycle boundary after a 4-clock cycle delay after the rising edge of INTm.
‡ After this point, interrupts are still disabled. All nonreset interrupts are disabled when NMIE = 0. All maskable interrupts are
disabled when GIE = 0.
7-20
5
3 4 6 7 8
†
0 0 0 0 m 0
E3 E4 E5 E6 E7 E8
E2 E3 E4 E5 E6 E7
E3 E6
E1 E2 E4 E5
DC E1 E2 E3 E4 E5
DP DC E1 E2 E3 E4
PR DP DC E1
PW PR DP E2
PS PW PR DP
PG PS PW PR
PG PS PW
PG PS
PG
interrupt processing is disabled
3 4 5 6 7 8
9 10 11 12 13
0 0 0 0 0
E9 E10
E8 E9 E10
E8 E9 E10
E7
E6 E7 E8 E9 E10
E5 E6 E7 E8 E9
Annulled Instructions
Cycles 6–14: Nonreset
PG PS PW PR DP
9 10 11 12 13
15
14 16 17 18 19
0 0 0 0 0 0
Contains no branch
E10
‡
DC E1 E2 E3 E4 E5
14 15 16 17 18 19
20 21 22
0 0 0
E6 E7 E8
20 21 22