Texas Instruments TMS320C6000 Series Reference Manual page 13

1-1 TMS320C62x/C67x Block Diagram
2-1 TMS320C62x CPU Data Paths
2-2 TMS320C67x CPU Data Paths
2-3 Storage Scheme for 40-Bit Data in a Register Pair
2-4 Addressing Mode Register (AMR)
2-5 Control Status Register (CSR)
2-6 E1 Phase Program Counter (PCE1)
2-7 Floating-Point Adder Configuration Register (FADCR)
2-8 Floating-Point Auxiliary Configuration Register (FAUCR)
2-9 Floating-Point Multiplier Configuration Register (FMCR)
3-1 TMS320C62x/C67x Opcode Map
3-2 Basic Format of a Fetch Packet
3-3 Examples of the Detectability of Write Conflicts by the Assembler
4-1 Single-Precision Floating-Point Fields
4-2 Double-Precision Floating-Point Fields
5-1 Fixed-Point Pipeline Stages
5-2 Fetch Phases of the Pipeline
5-3 Decode Phases of the Pipeline
5-4 Execute Phases of the Pipeline and Functional Block Diagram
of the TMS320C62x
5-5 Fixed-Point Pipeline Phases
5-6 Pipeline Operation: One Execute Packet per Fetch Packet
5-7 Functional Block Diagram of TMS320C62x Based on Pipeline Phases
5-8 Single-Cycle Instruction Phases
5-9 Single-Cycle Execution Block Diagram
5-10 Multiply Instruction Phases
5-11 Multiply Execution Block Diagram
5-12 Store Instruction Phases
5-13 Store Execution Block Diagram
5-14 Load Instruction Phases
5-15 Load Execution Block Diagram
5-16 Branch Instruction Phases
5-17 Branch Execution Block Diagram
5-18 Pipeline Operation: Fetch Packets With Different Numbers of Execute Packets
5-19 Multicycle NOP in an Execute Packet
5-20 Branching and Multicycle NOPs
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1 7
2 2
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2 5
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5 12
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Contents xiii