Texas Instruments TMS320C6000 Series Reference Manual page 14

Figures
5-21 Pipeline Phases Used During Memory Accesses
5-22 Program and Data Memory Stalls
5-23 4-Bank Interleaved Memory
5-24 4-Bank Interleaved Memory With Two Memory Spaces
6-1 Floating-Point Pipeline Stages
6-2 Fetch Phases of the Pipeline
6-3 Decode Phases of the Pipeline
6-4 Execute Phases of the Pipeline and Functional Block Diagram
of the TMS320C67x
6-5 Floating-Point Pipeline Phases
6-6 Pipeline Operation: One Execute Packet per Fetch Packet
6-7 Functional Block Diagram of TMS320C67x Based on Pipeline Phases
6-8 Single-Cycle Instruction Phases
6-9 Single-Cycle Execution Block Diagram
6-10 Multiply Instruction Phases
6-11 Multiply Execution Block Diagram
6-12 Store Instruction Phases
6-13 Store Execution Block Diagram
6-14 Load Instruction Phases
6-15 Load Execution Block Diagram
6-16 Branch Instruction Phases
6-17 Branch Execution Block Diagram
6-18 2-Cycle DP Instruction Phases
6-19 4-Cycle Instruction Phases
6-20 INTDP Instruction Phases
6-21 DP Compare Instruction Phases
6-22 ADDDP/SUBDP Instruction Phases
6-23 MPYI Instruction Phases
6-24 MPYID Instruction Phases
6-25 MPYDP Instruction Phases
6-26 Pipeline Operation: Fetch Packets With Different Numbers of Execute Packets
6-27 Multicycle NOP in an Execute Packet
6-28 Branching and Multicycle NOPs
6-29 Pipeline Phases Used During Memory Accesses
6-30 Program and Data Memory Stalls
6-31 8-Bank Interleaved Memory
6-32 8-Bank Interleaved Memory With Two Memory Spaces
7-1 Interrupt Service Table
7-2 Interrupt Service Fetch Packet
7-3 IST With Branch to Additional Interrupt Service Code Located Outside the IST
7-4 Interrupt Service Table Pointer (ISTP)
7-5 Control Status Register (CSR)
7-6 Interrupt Enable Register (IER)
7-7 Interrupt Flag Register (IFR)
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