Fpga #3 Pinout - Xilinx Virtex-4 ML461 User Manual

Appendix A: FPGA Pinouts

FPGA #3 Pinout

Table A-3
Table A-3: FPGA #3 Pinout
Signal Name
QDR2_BW_BY0_N
QDR2_BW_BY1_N
QDR2_BW_BY2_N
QDR2_BW_BY3_N
QDR2_BW_BY4_N
QDR2_BW_BY5_N
QDR2_BW_BY6_N
QDR2_BW_BY7_N
QDR2_CK_BY0_3_N
QDR2_CK_BY0_3_P
QDR2_CK_BY4_7_N
QDR2_CK_BY4_7_P
QDR2_CQ_BY0_3_N
QDR2_CQ_BY0_3_P
QDR2_CQ_BY4_7_N
QDR2_CQ_BY4_7_P
QDR2_DLL_OFF_N
QDR2_D_BY0_B0
QDR2_D_BY0_B1
QDR2_D_BY0_B2
QDR2_D_BY0_B3
QDR2_D_BY0_B4
QDR2_D_BY0_B5
QDR2_D_BY0_B6
QDR2_D_BY0_B7
QDR2_D_BY0_B8
QDR2_D_BY1_B0
QDR2_D_BY1_B1
QDR2_D_BY1_B2
70
lists the connections for FPGA #3 (U23).
Pin
QDR II Memory Interface
L21
L20
T20
Y25
K5
K4
V1
Y2
AE18
AF18
AD21
AE21
T23
T24
T1
U1
AF19
J21
J20
J23
J22
K22
K21
J26
L19
K20
L26
M21
M20
www.xilinx.com
Signal Name
QDR2_D_BY1_B3
QDR2_D_BY1_B4
QDR2_D_BY1_B5
QDR2_D_BY1_B6
QDR2_D_BY1_B7
QDR2_D_BY1_B8
QDR2_D_BY2_B0
QDR2_D_BY2_B1
QDR2_D_BY2_B2
QDR2_D_BY2_B3
QDR2_D_BY2_B4
QDR2_D_BY2_B5
QDR2_D_BY2_B6
QDR2_D_BY2_B7
QDR2_D_BY2_B8
QDR2_D_BY3_B0
QDR2_D_BY3_B1
QDR2_D_BY3_B2
QDR2_D_BY3_B3
QDR2_D_BY3_B4
QDR2_D_BY3_B5
QDR2_D_BY3_B6
QDR2_D_BY3_B7
QDR2_D_BY3_B8
QDR2_D_BY4_B0
QDR2_D_BY4_B1
QDR2_D_BY4_B2
QDR2_D_BY4_B3
QDR2_D_BY4_B4
Virtex-4 ML461 Development Board User Guide
UG079 (v1.1) September 5, 2007
R
Pin
M23
M22
N25
N24
N23
N22
U20
T19
V26
V25
V21
V22
W25
W26
W21
Y22
AC22
AB22
AB23
AA23
AD22
AD23
AC23
AC24
J7
J6
J5
J4
K7