Xilinx Virtex-4 ML461 User Manual page 71

R
Table A-3: FPGA #3 Pinout (Continued)
Signal Name
QDR2_D_BY4_B5
QDR2_D_BY4_B6
QDR2_D_BY4_B7
QDR2_D_BY4_B8
QDR2_D_BY5_B0
QDR2_D_BY5_B1
QDR2_D_BY5_B2
QDR2_D_BY5_B3
QDR2_D_BY5_B4
QDR2_D_BY5_B5
QDR2_D_BY5_B6
QDR2_D_BY5_B7
QDR2_D_BY5_B8
QDR2_D_BY6_B0
QDR2_D_BY6_B1
QDR2_D_BY6_B2
QDR2_D_BY6_B3
QDR2_D_BY6_B4
QDR2_D_BY6_B5
QDR2_D_BY6_B6
QDR2_D_BY6_B7
QDR2_D_BY6_B8
QDR2_D_BY7_B0
QDR2_D_BY7_B1
QDR2_D_BY7_B2
QDR2_D_BY7_B3
QDR2_D_BY7_B4
QDR2_D_BY7_B5
QDR2_D_BY7_B6
QDR2_D_BY7_B7
QDR2_D_BY7_B8
Virtex-4 ML461 Development Board User Guide
UG079 (v1.1) September 5, 2007
Pin
QDR II Memory Interface (cont'd)
K6 QDR2_DLL_OFF_N
J2 QDR2_K_BY0_3_N
L7 QDR2_K_BY0_3_P
L6 QDR2_K_BY4_7_N
M4 QDR2_K_BY4_7_P
M6 QDR2_Q_BY0_B0
M5 QDR2_Q_BY0_B1
N3 QDR2_Q_BY0_B2
N2 QDR2_Q_BY0_B3
N5 QDR2_Q_BY0_B4
N4 QDR2_Q_BY0_B5
P3 QDR2_Q_BY0_B6
P2 QDR2_Q_BY0_B7
T8 QDR2_Q_BY0_B8
U7 QDR2_Q_BY1_B0
U6 QDR2_Q_BY1_B1
U5 QDR2_Q_BY1_B2
W2 QDR2_Q_BY1_B3
W1 QDR2_Q_BY1_B4
V6 QDR2_Q_BY1_B5
V5 QDR2_Q_BY1_B6
W7 QDR2_Q_BY1_B7
AB3 QDR2_Q_BY1_B8
AC5 QDR2_Q_BY2_B0
AB5 QDR2_Q_BY2_B1
AC2 QDR2_Q_BY2_B2
AC1 QDR2_Q_BY2_B3
AF3 QDR2_Q_BY2_B4
AE3 QDR2_Q_BY2_B5
AD2 QDR2_Q_BY2_B6
AD1 QDR2_Q_BY2_B7
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FPGA #3 Pinout
Signal Name Pin
AF19
R23
R24
R1
R2
K23
K26
K25
M19
N19
L24
L23
M25
M24
N21
N20
P25
P24
P23
P22
R26
P20
P19
R20
R19
T26
U26
U23
V23
U25
U22
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