DEC Digital Alpha VME 4/224 User Manual page 6

6.5 Address Space of Control/Status Registers . . . . . . . . . . . . .
6.6 Description of CSRs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
General Control Register . . . . . . . . . . . . . . . . . . . . . . .
6.6.1
Error and Diagnostic Status Register . . . . . . . . . . . . .
6.6.2
6.6.3 Tag Enable Register . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.6.4 Error Low Address Register . . . . . . . . . . . . . . . . . . . . .
6.6.5 Error High Address Register . . . . . . . . . . . . . . . . . . . .
6.6.6 LDx_L Low Address Register . . . . . . . . . . . . . . . . . . . .
LDx_L High Address Register . . . . . . . . . . . . . . . . . . .
6.6.7
Memory Control Registers . . . . . . . . . . . . . . . . . . . . . .
6.6.8
6.6.8.1 Presence Detect Low-Data Register . . . . . . . . . . . .
6.6.8.2 Presence Detect High-Data Register . . . . . . . . . . .
6.6.8.3 Base Address Registers . . . . . . . . . . . . . . . . . . . . .
6.6.8.4 Configuration Registers . . . . . . . . . . . . . . . . . . . . .
Bank Set Timing Registers . . . . . . . . . . . . . . . . . .
6.6.8.5
Global Timing Register . . . . . . . . . . . . . . . . . . . . .
6.6.8.6
6.6.8.7 Refresh Timing Register . . . . . . . . . . . . . . . . . . . .
6.7 Data Path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.7.1 Memory Read Buffer . . . . . . . . . . . . . . . . . . . . . . . . . .
6.7.2 I/O Read Buffer and Merge Buffer . . . . . . . . . . . . . . . .
I/O Write and DMA Read Buffer . . . . . . . . . . . . . . . . .
6.7.3
DMA Write Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.7.4
6.7.5 Memory Write Buffer . . . . . . . . . . . . . . . . . . . . . . . . . .
6.7.6 Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7 PCI Host Bridge
Interface to the System Bus . . . . . . . . . . . . . . . . . . . . . . . .
7.1
7.1.1 Decoding Physical Addresses . . . . . . . . . . . . . . . . . . . .
7.1.2 Buffering System Bus Transactions . . . . . . . . . . . . . . .
7.1.3 Burst Length and Prefetching for the System Bus . . . .
7.2 Interface to the PCI bus . . . . . . . . . . . . . . . . . . . . . . . . . . .
Decoding PCI Addresses . . . . . . . . . . . . . . . . . . . . . . .
7.2.1
7.2.2 Buffering PCI Transactions . . . . . . . . . . . . . . . . . . . . .
7.2.3 Burst Length and Prefetching for PCI bus . . . . . . . . . .
7.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.3.1 Burst Order . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Parity Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.3.2
Data Coherency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.3.3
7.3.4 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.3.5 Exclusive Access . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.3.6 Bus Parking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7.3.7 Retry Timeout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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