DEC Digital Alpha VME 4/224 User Manual page 5

5 System Address Mapping
5.1 CPU Address Mapping to PCI Space . . . . . . . . . . . . . . . . .
5.1.1 Cacheable Memory Space (0x000000000 to
0x0FFFFFFFF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Noncacheable Memory Space (0x100000000 to
5.1.2
0x17FFFFFFF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.1.3 DECchip 21071-CA CSR Space (0x180000000 to
0x19FFFFFFF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.1.4 DECchip 21071-DA CSR Space (0x1A0000000 to
0x1AFFFFFFF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PCI Interrupt Acknowledge/Special Cycle Space
5.1.5
(0x1B0000000 to 0x1BFFFFFFF) . . . . . . . . . . . . . . . . .
5.1.6 PCI Sparse I/O Space (0x1C0000000 to
0x1DFFFFFFF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.1.7 PCI Configuration Space (0x1E0000000 to
0x1FFFFFFFF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PCI Configuration Cycles to Primary Bus
5.1.7.1
Targets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.1.7.2 PCI Configuration Cycles to Secondary Bus
Targets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.1.8 PCI Sparse Memory Space (0x200000000 to
0x2FFFFFFFF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PCI Dense Memory Space (0x300000000 to
5.1.9
0x3FFFFFFFF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.2 PCI-to-Physical Memory Addressing . . . . . . . . . . . . . . . . .
6 Cache and Memory Subsystem
System Bus Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.1
6.1.1 Arbitration on the System Bus . . . . . . . . . . . . . . . . . . .
6.1.2 System Bus Controller . . . . . . . . . . . . . . . . . . . . . . . . .
6.1.3 Decoding Addresses . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.2 Bcache Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Memory Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.3
6.3.1 Memory Organization . . . . . . . . . . . . . . . . . . . . . . . . .
6.3.2 Memory Address Generation . . . . . . . . . . . . . . . . . . . .
6.3.3 Support for Memory Page Mode . . . . . . . . . . . . . . . . .
6.3.4 Minimizing Read Latency . . . . . . . . . . . . . . . . . . . . . .
Transaction Scheduler . . . . . . . . . . . . . . . . . . . . . . . . .
6.3.5
Programmable Memory Timing . . . . . . . . . . . . . . . . . .
6.3.6
6.3.7 Presence Detect Logic . . . . . . . . . . . . . . . . . . . . . . . . .
6.4 Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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