Xilinx VC707 User Manual page 15

Table 1-4: DDR3 Memory Connections to the FPGA (Cont'd)
VC707 Evaluation Board
UG885 (v1.4) May 12, 2014
FPGA (U1)
Net Name
Pin
N13 DDR3_D1
L14 DDR3_D2
M14 DDR3_D3
M12 DDR3_D4
N15 DDR3_D5
M11 DDR3_D6
L12 DDR3_D7
K14 DDR3_D8
K13 DDR3_D9
H13 DDR3_D10
J13 DDR3_D11
L16 DDR3_D12
L15 DDR3_D13
H14 DDR3_D14
J15 DDR3_D15
E15 DDR3_D16
E13 DDR3_D17
F15 DDR3_D18
E14 DDR3_D19
G13 DDR3_D20
G12 DDR3_D21
F14 DDR3_D22
G14 DDR3_D23
B14 DDR3_D24
C13 DDR3_D25
B16 DDR3_D26
D15 DDR3_D27
D13 DDR3_D28
E12 DDR3_D29
C16 DDR3_D30
D16 DDR3_D31
A24 DDR3_D32
www.xilinx.com
Feature Descriptions
J1 DDR3 Memory
Pin Number Pin Name
7 DQ1
15 DQ2
17 DQ3
4 DQ4
6 DQ5
16 DQ6
18 DQ7
21 DQ8
23 DQ9
33 DQ10
35 DQ11
22 DQ12
24 DQ13
34 DQ14
36 DQ15
39 DQ16
41 DQ17
51 DQ18
53 DQ19
40 DQ20
42 DQ21
50 DQ22
52 DQ23
57 DQ24
59 DQ25
67 DQ26
69 DQ27
56 DQ28
58 DQ29
68 DQ30
70 DQ31
129 DQ32
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