Motorola DSP56009 User Manual page 8

4.2.8.5 EMI Refresh Enable when Debugging (ERED)-Bit 22 . . .
4-22
4.2.8.6 ERCR Refresh Enable (EREF)-Bit 23 . . . . . . . . . . . 4-23
4.3 EMI ADDRESS GENERATION . . . . . . . . . . . . . . . . . . . . . . 4-23
4.3.1 SRAM Absolute Addressing . . . . . . . . . . . . . . . . . . . . . . 4-24
4.3.2 SRAM Relative Addressing. . . . . . . . . . . . . . . . . . . . . . . 4-25
4.3.3 DRAM Relative Addressing. . . . . . . . . . . . . . . . . . . . . . . 4-27
4.3.4 DRAM Absolute Addressing . . . . . . . . . . . . . . . . . . . . . . 4-30
4.4 DRAM REFRESH . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-31
4.4.1 DRAM Refresh Without Using The Internal Refresh
Timer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-31
4.4.2 DRAM Refresh OnCE‰ Port Debug Mode
Consideration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-32
4.4.3 Using The Internal Refresh Timer. . . . . . . . . . . . . . . . . . 4-33
4.4.3.1 "On Line" Refresh. . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-33
4.4.3.2 "Off Line" Refresh. . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-34
4.4.4 Software Controlled Refresh. . . . . . . . . . . . . . . . . . . . . . 4-34
4.4.5 DRAM Refresh Timing . . . . . . . . . . . . . . . . . . . . . . . . . . 4-35
4.5 EMI OPERATING CONSIDERATIONS. . . . . . . . . . . . . . . . 4-38
4.5.1 EMI Triggering and Pipelining. . . . . . . . . . . . . . . . . . . . . 4-38
4.5.2 Read Data Transfer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-40
4.5.3 Write-Data Transfer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-43
4.5.4 EMI Operation During Stop. . . . . . . . . . . . . . . . . . . . . . . 4-45
4.5.5 EMI Operation During Wait . . . . . . . . . . . . . . . . . . . . . . . 4-45
4.6 DATA-DELAY STRUCTURE. . . . . . . . . . . . . . . . . . . . . . . . 4-46
4.7 EMI-TO-MEMORY CONNECTION . . . . . . . . . . . . . . . . . . . 4-48
4.8 EMI TIMING. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-50
4.8.1 Timing Diagrams for DRAM Addressing Modes . . . . . . . 4-51
4.8.1.1 Fast Timing Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-52
4.8.1.2 Slow Timing Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-58
4.8.2 Timing Diagrams for SRAM Addressing Modes . . . . . . . 4-64
SECTION 5
5.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.2 SERIAL HOST INTERFACE INTERNAL ARCHITECTURE . 5-4
5.2.1 SHI Clock Generator. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5
vi
SERIAL HOST INTERFACE . . . . . . . . . . . . . . . . . . 5-1
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