ST STM32F4 Series Programming Manual page 7

PM0214
4.2.9
4.2.10
4.3 Nested vectored interrupt controller (NVIC) . . . . . . . . . . . . . . . . . . . . . . 207
4.3.1
4.3.2
4.3.3
4.3.4
4.3.5
4.3.6
4.3.7
4.3.8
4.3.9
4.3.10
4.3.11
4.4 System control block (SCB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220
4.4.1
4.4.2
4.4.3
4.4.4
4.4.5
4.4.6
4.4.7
4.4.8
4.4.9
4.4.10
4.4.11
4.4.12
4.4.13
4.4.14
4.4.15
4.4.16
4.4.17
4.4.18
4.4.19
4.5 SysTick timer (STK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245
4.5.1
4.5.2
MPU region attribute and size register (MPU_RASR) . . . . . . . . . . . . . 203
MPU register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
Accessing the Cortex-M4 NVIC registers using CMSIS . . . . . . . . . . . 208
Interrupt set-enable registers (NVIC_ISERx) . . . . . . . . . . . . . . . . . . . . 209
Interrupt clear-enable registers (NVIC_ICERx) . . . . . . . . . . . . . . . . . . 210
Interrupt set-pending registers (NVIC_ISPRx) . . . . . . . . . . . . . . . . . . . 211
Interrupt clear-pending registers (NVIC_ICPRx) . . . . . . . . . . . . . . . . . 212
Interrupt active bit registers (NVIC_IABRx) . . . . . . . . . . . . . . . . . . . . . 213
Interrupt priority registers (NVIC_IPRx) . . . . . . . . . . . . . . . . . . . . . . . . 214
Software trigger interrupt register (NVIC_STIR) . . . . . . . . . . . . . . . . . 215
Level-sensitive and pulse interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . 216
NVIC design hints and tips . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
NVIC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218
Auxiliary control register (ACTLR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
CPUID base register (CPUID) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
Interrupt control and state register (ICSR) . . . . . . . . . . . . . . . . . . . . . . 224
Vector table offset register (VTOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
Application interrupt and reset control register (AIRCR) . . . . . . . . . . . 227
System control register (SCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229
Configuration and control register (CCR) . . . . . . . . . . . . . . . . . . . . . . 230
System handler priority registers (SHPRx) . . . . . . . . . . . . . . . . . . . . . 232
System handler control and state register (SHCSR) . . . . . . . . . . . . . . 234
Configurable fault status register (CFSR; UFSR+BFSR+MMFSR) . . . 236
Usage fault status register (UFSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 237
Bus fault status register (BFSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238
Memory management fault address register (MMFSR) . . . . . . . . . . . . 239
Hard fault status register (HFSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Memory management fault address register (MMFAR) . . . . . . . . . . . . 241
Bus fault address register (BFAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241
Auxiliary fault status register (AFSR) . . . . . . . . . . . . . . . . . . . . . . . . . . 242
System control block design hints and tips . . . . . . . . . . . . . . . . . . . . . 242
SCB register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243
SysTick control and status register (STK_CTRL) . . . . . . . . . . . . . . . . 246
SysTick reload value register (STK_LOAD) . . . . . . . . . . . . . . . . . . . . . 247
DocID022708 Rev 6
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