ST STM32G4 Series Reference Manual page 8

Contents
7.2.12
7.2.13
7.2.14
7.2.15
7.2.16
7.2.17
7.3 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287
7.4 RCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289
7.4.1
7.4.2
7.4.3
7.4.4
7.4.5
7.4.6
7.4.7
7.4.8
7.4.9
7.4.10
7.4.11
7.4.12
7.4.13
7.4.14
7.4.15
7.4.16
7.4.17
7.4.18
7.4.19
7.4.20
7.4.21
7.4.22
7.4.23
7.4.24
8/2126
RTC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283
Timer clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284
Watchdog clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284
Clock-out capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284
Internal/external clock measurement with TIM5/TIM15/TIM16/TIM17 . 284
Peripheral clock enable register
(RCC_AHBxENR, RCC_APBxENRy) . . . . . . . . . . . . . . . . . . . . . . . . . 287
Clock control register (RCC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289
Internal clock sources calibration register (RCC_ICSCR) . . . . . . . . . . 290
Clock configuration register (RCC_CFGR) . . . . . . . . . . . . . . . . . . . . . 291
PLL configuration register (RCC_PLLCFGR) . . . . . . . . . . . . . . . . . . . 293
Clock interrupt enable register (RCC_CIER) . . . . . . . . . . . . . . . . . . . . 296
Clock interrupt flag register (RCC_CIFR) . . . . . . . . . . . . . . . . . . . . . . 297
Clock interrupt clear register (RCC_CICR) . . . . . . . . . . . . . . . . . . . . . 298
AHB1 peripheral reset register (RCC_AHB1RSTR) . . . . . . . . . . . . . . 299
AHB2 peripheral reset register (RCC_AHB2RSTR) . . . . . . . . . . . . . . 301
AHB3 peripheral reset register (RCC_AHB3RSTR) . . . . . . . . . . . . . . 303
APB1 peripheral reset register 1 (RCC_APB1RSTR1) . . . . . . . . . . . . 303
APB1 peripheral reset register 2 (RCC_APB1RSTR2) . . . . . . . . . . . . 306
APB2 peripheral reset register (RCC_APB2RSTR) . . . . . . . . . . . . . . 306
AHB1 peripheral clock enable register (RCC_AHB1ENR) . . . . . . . . . 308
AHB2 peripheral clock enable register (RCC_AHB2ENR) . . . . . . . . . 309
AHB3 peripheral clock enable register(RCC_AHB3ENR) . . . . . . . . . . 311
APB1 peripheral clock enable register 1 (RCC_APB1ENR1) . . . . . . . 312
APB1 peripheral clock enable register 2 (RCC_APB1ENR2) . . . . . . . 314
APB2 peripheral clock enable register (RCC_APB2ENR) . . . . . . . . . . 316
AHB1 peripheral clocks enable in Sleep and Stop modes register
(RCC_AHB1SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
AHB2 peripheral clocks enable in Sleep and Stop modes register
(RCC_AHB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319
AHB3 peripheral clocks enable in Sleep and Stop modes register
(RCC_AHB3SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321
APB1 peripheral clocks enable in Sleep and Stop modes register 1
(RCC_APB1SMENR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321
APB1 peripheral clocks enable in Sleep and Stop modes register 2
(RCC_APB1SMENR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
RM0440 Rev 4
RM0440