Gtx Quad 116 To Pcie Edge Connector Connections - Xilinx KC705 User Manual

Table 1-12: GTX Quad 115 PCIe Edge Connector Connections (Cont'd)
Quad 115 Pin Name
MGTXTXP2_115_U4
MGTXTXN2_115_U3
MGTXRXP2_115_W4
MGTXRXN2_115_W3
MGTXTXP3_115_T2
MGTXTXN3_115_T1
MGTXRXP3_115_V6
MGTXRXN3_115_V5
MGTREFCLK0P_115_R8
MGTREFCLK0N_115_R7
MGTREFCLK1P_115_U8
MGTREFCLK1N_115_U7
MGTAVTTRCAL_115_W7
MGTRREF_115_W8
Table 1-13 lists the PCIe edge connector connections for Quad 116.
Table 1-13: GTX Quad 116 to PCIe Edge Connector Connections
Quad 116 Pin Name
Pin (U1)
MGTXTXP0_116_P2
MGTXTXN0_116_P1
MGTXRXP0_116_T6
MGTXRXN0_116_T5
MGTXTXP1_116_N4
MGTXTXN1_116_N3
MGTXRXP1_116_R4
MGTXRXN1_116_R3
MGTXTXP2_116_M2
MGTXTXN2_116_M1
KC705 Evaluation Board
UG810 (v1.8) March 20, 2018
FPGA
Schematic Net Name
Pin (U1)
U4 PCIE_TX5_P
U3 PCIE_TX5_N
W4 PCIE_RX5_P
W3 PCIE_RX5_N
T2 PCIE_TX4_P
T1 PCIE_TX4_N
V6 PCIE_RX4_P
V5 PCIE_RX4_N
R8 NC
R7 NC
U8 PCIE_CLK_QO_P
U7 PCIE_CLK_QO_N
W7 MGTAVTT
W8 100 ohm P/U to MGTAVTT
FPGA
Schematic Net Name
P2 PCIE_TX3_P
P1 PCIE_TX3_N
T6 PCIE_RX3_P
T5 PCIE_RX3_N
N4 PCIE_TX2_P
N3 PCIE_TX2_N
R4 PCIE_RX2_P
R3 PCIE_RX2_N
M2 PCIE_TX1_P
M1 PCIE_TX1_N
www.xilinx.com
Chapter 1: KC705 Evaluation Board Features
PCIe Edge
PCIe Edge
Connector
Pin Name
Pin
A39 PERp5
A40 PERn5
B37 PETp5
B38 PETn5
A35 PERp4
A36 PERn4
B33 PETp4
B34 PETn4
A13 REFCLK+
A14 REFCLK-
PCIe Edge PCIe
Connector Edge in
Pin Name
A29 PERp3
A30 PERn3
B27 PETp3
B28 PETn3
A25 PERp2
A26 PERn2
B23 PETp2
B24 PETn2
A21 PERp1
A22 PERn1
Send Feedback
FFG900 Placement
GTXE2_CHANNEL_X0Y2
GTXE2_CHANNEL_X0Y2
GTXE2_CHANNEL_X0Y2
GTXE2_CHANNEL_X0Y2
GTXE2_CHANNEL_X0Y3
GTXE2_CHANNEL_X0Y3
GTXE2_CHANNEL_X0Y3
GTXE2_CHANNEL_X0Y3
MGT_BANK_115
MGT_BANK_115
MGT_BANK_115
MGT_BANK_115
MGT_BANK_115
MGT_BANK_115
FFG900 Placement
GTXE2_CHANNEL_X0Y4
GTXE2_CHANNEL_X0Y4
GTXE2_CHANNEL_X0Y4
GTXE2_CHANNEL_X0Y4
GTXE2_CHANNEL_X0Y5
GTXE2_CHANNEL_X0Y5
GTXE2_CHANNEL_X0Y5
GTXE2_CHANNEL_X0Y5
GTXE2_CHANNEL_X0Y6
GTXE2_CHANNEL_X0Y6
39