Xilinx KC705 User Manual page 16

Table 1-4: DDR3 Memory Connections to the FPGA (Cont'd)
U1 FPGA
Pin
AA18
AB18
AE18
AD18
AG19
AK19
AG18
AF18
AH19
AJ19
AE19
AD19
AK16
AJ17
AG15
AF15
AH17
AG14
AH15
AK15
AK8
AK6
AG7
AF7
AF8
AK4
AJ8
AJ6
AH5
AH6
AJ2
KC705 Evaluation Board
UG810 (v1.8) March 20, 2018
Net Name
DDR3_D12
DDR3_D13
DDR3_D14
DDR3_D15
DDR3_D16
DDR3_D17
DDR3_D18
DDR3_D19
DDR3_D20
DDR3_D21
DDR3_D22
DDR3_D23
DDR3_D24
DDR3_D25
DDR3_D26
DDR3_D27
DDR3_D28
DDR3_D29
DDR3_D30
DDR3_D31
DDR3_D32
DDR3_D33
DDR3_D34
DDR3_D35
DDR3_D36
DDR3_D37
DDR3_D38
DDR3_D39
DDR3_D40
DDR3_D41
DDR3_D42
www.xilinx.com
Chapter 1: KC705 Evaluation Board Features
J1 DDR3 Memory
I/O Standard
Pin
Number
SSTL15 22
SSTL15 24
SSTL15 34
SSTL15 36
SSTL15 39
SSTL15 41
SSTL15 51
SSTL15 53
SSTL15 40
SSTL15 42
SSTL15 50
SSTL15 52
SSTL15 57
SSTL15 59
SSTL15 67
SSTL15 69
SSTL15 56
SSTL15 58
SSTL15 68
SSTL15 70
SSTL15 129
SSTL15 131
SSTL15 141
SSTL15 143
SSTL15 130
SSTL15 132
SSTL15 140
SSTL15 142
SSTL15 147
SSTL15 149
SSTL15 157
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Pin Name
DQ12
DQ13
DQ14
DQ15
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQ40
DQ41
DQ42
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