Figure 3-5: Fabric Interface Timing - Xilinx Virtex-4 RocketIO User Manual

Chapter 3: PCS Digital Design Considerations
In 1-byte mode, RXUSRCLK2
the user accesses
RXDATA[7:0]
RXDATA[63:32]
RXDATA[31:24]
RXDATA[23:16]
RXDATA[15:8]
RXDATA[7:0]
In 2-byte mode, RXUSRCLK2
the user accesses
RXDATA[15:0]
RXDATA[63:32]
RXDATA[31:16]
RXDATA[15:0]
In 4-byte mode, RXUSRCLK2
the user accesses
RXDATA[31:0]
RXDATA[63:32]
RXDATA[31:0]
In 8-byte mode, RXUSRCLK2
the user accesses
RXDATA[63:0]
RXDATA[63:0]
NOTE: D7–D0 refer to data that is being received from the internal 4-byte MGT data path.
106
32'h0 32'h0 32'h0 32'h0
D3 8'h0 8'h0 8'h0
D2 D3 8'h0 8'h0
D1 D2 D3 8'h0
D0 D1 D2
32'h0 32'h0
D3 D2 16'h0
D1 D0 D3 D2
32'h0
D3 D2 D1 D0
D7 D6 D5

Figure 3-5: Fabric Interface Timing

www.xilinx.com
32'h0 32'h0 32'h0
D3 8'h0 8'h0
D2 D3 8'h0
D1 D2 D3
D3 D0 D1 D2
32'h0
D3 D2
D1 D0
32'h0
D3 D2 D1 D0
D4 D3 D2 D1 D0
Virtex-4 RocketIO MGT User Guide
UG076 (v4.1) November 2, 2008
R
32'h0 32'h0
8'h0 D3
8'h0 D2
8'h0 D1
D3 D0
32'h0 32'h0
16'h0 D3 D2
D3 D2 D1 D0
32'h0
D3 D2 . . .
D7 D6 . . .
ug079_ch3_28_050906