ZiLOG System 8000 Hardware Reference Manual page 8

CPU
Zilog
CPU
3 • 4 • 7. Tr a ps •••••••••••••••••••••••••••••••••••• 3-13
3.5. Memory Management ••••••••••••••••••••••••••••• 3-14
3.5.1. MMU Configuration and Control •••••••••••• 3-15
3.5.2. System Configuration ••••••••••••••••••••• 3-17
SECTION 4
CIRCUIT DESCRIPTION
...
..
.
.
.
.
.
. .
.........
..
.
4-1
4-1
4-2
4-3
4-3
4-4
4-4
4-5
4-5
4-7
4-7
4-7
4-8
4-9
4-9
4-10
4-11
4-11
4-11
4-12
4-12
4-13
4-13
4-14
4-14
4-14
4-16
4-16
4-17
4-17
4-17
4.1. Z800JA
CPU ••••••••••••••••••••••••••••••••••••
4.2. Clock Generation ••••••••••••••••••••••••••••••
4.2.1. Baud Clock •••••••••••••••••••••••••••••••
4.2.2. Real Time Clock ••••••••••••••••••••••••••
4.3. Parallel I/O Ports ••••••••••••••••••••••••••••
4.3.1. Printer Control Outputs ••••••••••••••••••
4.3.2. Printer Status Inputs ••••••••••••••••••••
4.4. Serial Input/ Output ••••••••••••••••••••••••••
4.4.1. SIC/CPU Interface ••••••••••••••••••••••••
4 •
5. In te r r upts ••••••••••••••••••••••••••••••••••••
4.5.1. Vectored Interrupt •••••••••••••••••••••••
4.5.2. vectored Interrupt Daisy Chain •••••••••••
4.5.3. NMI Identification •••••••••••••••••••••••
4.5.4. System Reset Logic •••••••••••••••••••••••
4.6. Memory Addressing •••••••••••••••••••••••••••••
4.6.1. Byte Transactions ••••••••••••••••••••••••
4.6.2. Read-Only Memory •••••••••••••••••••••••••
4.6.3. Read/Write Memory ••••••••••••••••••••••••
4.7. Byte Swap Buffer ••••••••••••••••••••••••••••••
4.8. Memory Management Control Logic •••••••••••••••
4.8.1. Non-segmented Operating System •••••••••••
4.8.2. Non-segmented User Program •••••••••••••••
4.8.3. Segmented User Program •••••••••••••••••••
4.8.4. MMU Configuration ••••••••••••••••••••••••
4.9. System Configuration Register •••••••••••••••••
4.9.1. SCR Configuration ••••••••••••••••••••••••
4.9.2. segmented/Non-segmented User •••••••••••••
4.9.3. parity Error Checking ••••••••••••••••••••
4.10. Special Logic Circuits •••••••••••••••••••••••
4.10.1. External Violation Registers ••••••••••••
4.10.2. Address/Data Buffers and
Steering Logic •••••••••••••••••••••••••••••••••• 4-17
4.10.3. T2, T3 Wait State Generator Logic ••••••• 4-18
4.10.4. peripheral Handshaking Logic •••••••••••• 4-19
4.10.5. Segment Trap Logic and Suppress ••••••••• 4-20
vi Zilog
vi