ZiLOG System 8000 Hardware Reference Manual page 10

CPU Zi10g
List of Illustrations
CPU
Figure
1-1
1-2
System
8000
CPU Board ••••••••••••••••••••••• 1-3
CPU Functional Diagram •••••••••••••••••••••• 1-4
2-1 9~ pin Euro Standard Connector •••••••••••••• 2-2
3-1 Peripheral Interrupt priority •••••••••••••••
3-13
4-1
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vi ii
Clock Generation Circuit ••••••••••••••••••••
Baud Clock Generator •••••••••••••••••••••
~
••
Parallel I/O ••••••••••••••••••••••••••••••••
Serial I/O with CTC Channels ••••••••••••••••
vectored Interrupt ••••••••••••••••••••••••••
Interrupt priority Connection •••••••••••••••
System Reset Logic ••••••••••••••••.•••••••••
System Configuration Register •••••••••••••••
Setting Console Baud Rate
(9600
Baud) for a-inch Disk •••••••••••••••••
T3 Wait State Generator Logic •••••••••••••••
Peripheral Handshaking Logic ••••••••••••••••
Memory Read and Write Timing ••••••••••••••••
Write Cycle •••••••••••••••••••••••••••••••••
Read 'Cycle ••••••••••• : ••••••••••••••••••••••
Segment Trap/Interrupt Acknowledge Cycle ••••
Bus Request Acknowledge Cycle •••••••••••••••
Interrupt Acknowledge Cycle •••••••••••••
0 • • •
Return from Interrupt Cycle •••••••••••••••••
Zilog
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