ST STM32L0x3 Reference Manual page 8

Contents
7.3.8
7.3.9
7.3.10
7.3.11
7.3.12
7.3.13
7.3.14
7.3.15
7.3.16
7.3.17
7.3.18
7.3.19
7.3.20
7.3.21
7.3.22
8 Clock recovery system (CRS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
8.2 CRS main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
8.3 CRS implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
8.4 CRS functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
8.4.1
8.4.2
8.4.3
8.4.4
8.4.5
8.5 CRS low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230
8.6 CRS interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230
8.7 CRS registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
8.7.1
8.7.2
8.7.3
8/1043
GPIO reset register (RCC_IOPRSTR) . . . . . . . . . . . . . . . . . . . . . . . . . 198
AHB peripheral reset register (RCC_AHBRSTR) . . . . . . . . . . . . . . . . 199
APB2 peripheral reset register (RCC_APB2RSTR) . . . . . . . . . . . . . . 200
APB1 peripheral reset register (RCC_APB1RSTR) . . . . . . . . . . . . . . 201
GPIO clock enable register (RCC_IOPENR) . . . . . . . . . . . . . . . . . . . . 204
AHB peripheral clock enable register (RCC_AHBENR) . . . . . . . . . . . 205
APB2 peripheral clock enable register (RCC_APB2ENR) . . . . . . . . . . 207
APB1 peripheral clock enable register (RCC_APB1ENR) . . . . . . . . . . 209
GPIO clock enable in Sleep mode register (RCC_IOPSMENR) . . . . . 212
AHB peripheral clock enable in Sleep mode
register (RCC_AHBSMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
APB2 peripheral clock enable in Sleep mode
register (RCC_APB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
APB1 peripheral clock enable in Sleep mode
register (RCC_APB1SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
Clock configuration register (RCC_CCIPR) . . . . . . . . . . . . . . . . . . . . . 217
Control/status register (RCC_CSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 219
RCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
CRS block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
Synchronization input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
Frequency error measurement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228
Frequency error evaluation and automatic trimming . . . . . . . . . . . . . . 229
CRS initialization and configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . 229
RELOAD value . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .229
FELIM value . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .230
CRS control register (CRS_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
CRS configuration register (CRS_CFGR) . . . . . . . . . . . . . . . . . . . . . . 232
CRS interrupt and status register (CRS_ISR) . . . . . . . . . . . . . . . . . . . 233
RM0367 Rev 7
RM0367