Xilinx VC707 User Manual page 16

VC707 Evaluation Board Features
Chapter 1:
Table 1-4: DDR3 Memory Connections to the FPGA (Cont'd)
FPGA (U1) Pin
D18
N14
N13
L14
M14
M12
N15
M11
L12
K14
K13
H13
J13
L16
L15
H14
J15
E15
E13
F15
E14
G13
G12
F14
G14
B14
C13
B16
D15
D13
E12
C16
16
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Net Name
DDR3_BA2
DDR3_D0
DDR3_D1
DDR3_D2
DDR3_D3
DDR3_D4
DDR3_D5
DDR3_D6
DDR3_D7
DDR3_D8
DDR3_D9
DDR3_D10
DDR3_D11
DDR3_D12
DDR3_D13
DDR3_D14
DDR3_D15
DDR3_D16
DDR3_D17
DDR3_D18
DDR3_D19
DDR3_D20
DDR3_D21
DDR3_D22
DDR3_D23
DDR3_D24
DDR3_D25
DDR3_D26
DDR3_D27
DDR3_D28
DDR3_D29
DDR3_D30
www.xilinx.com
I/O Standard
Pin Number
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
SSTL15
J1 DDR3 Memory
Pin Name
79 BA2
5 DQ0
7 DQ1
15 DQ2
17 DQ3
4 DQ4
6 DQ5
16 DQ6
18 DQ7
21 DQ8
23 DQ9
33 DQ10
35 DQ11
22 DQ12
24 DQ13
34 DQ14
36 DQ15
39 DQ16
41 DQ17
51 DQ18
53 DQ19
40 DQ20
42 DQ21
50 DQ22
52 DQ23
57 DQ24
59 DQ25
67 DQ26
69 DQ27
56 DQ28
58 DQ29
68 DQ30
VC707 Evaluation Board
UG885 (v1.8) February 20, 2019