Xilinx AC701 User Manual page 17

Table 1-4: DDR3 Memory Connections to the FPGA (Cont'd)
AC701 Evaluation Board
UG952 (v1.4) August 6, 2019
Schematic Net
FPGA Pin (U1)
Name
W6 DDR3_D26
V6 DDR3_D27
W4 DDR3_D28
W5 DDR3_D29
W1 DDR3_D30
V1 DDR3_D31
G2 DDR3_D32
D1 DDR3_D33
E1 DDR3_D34
E2 DDR3_D35
F2 DDR3_D36
A2 DDR3_D37
A3 DDR3_D38
C2 DDR3_D39
C3 DDR3_D40
D3 DDR3_D41
A4 DDR3_D42
B4 DDR3_D43
C4 DDR3_D44
D4 DDR3_D45
D5 DDR3_D46
E5 DDR3_D47
F4 DDR3_D48
G4 DDR3_D49
K6 DDR3_D50
K7 DDR3_D51
K8 DDR3_D52
L8 DDR3_D53
J5 DDR3_D54
J6 DDR3_D55
G6 DDR3_D56
H6 DDR3_D57
www.xilinx.com
J1 DDR3 Memory
I/O Standard
Pin Number
SSTL15 67
SSTL15 69
SSTL15 56
SSTL15 58
SSTL15 68
SSTL15 70
SSTL15 129
SSTL15 131
SSTL15 141
SSTL15 143
SSTL15 130
SSTL15 132
SSTL15 140
SSTL15 142
SSTL15 147
SSTL15 149
SSTL15 157
SSTL15 159
SSTL15 146
SSTL15 148
SSTL15 158
SSTL15 160
SSTL15 163
SSTL15 165
SSTL15 175
SSTL15 177
SSTL15 164
SSTL15 166
SSTL15 174
SSTL15 176
SSTL15 181
SSTL15 183
Feature Descriptions
Pin Name
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQ56
DQ57
17
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