Xilinx KC705 User Manual page 15

Table 1-4: DDR3 Memory Connections to the FPGA (Cont'd)
KC705 Evaluation Board
UG810 (v1.6.2) August 26, 2015
U1 FPGA Pin Net Name
AA16 DDR3_D1
AC14 DDR3_D2
AD14 DDR3_D3
AA17 DDR3_D4
AB15 DDR3_D5
AE15 DDR3_D6
Y15 DDR3_D7
AB19 DDR3_D8
AD16 DDR3_D9
AC19 DDR3_D10
AD17 DDR3_D11
AA18 DDR3_D12
AB18 DDR3_D13
AE18 DDR3_D14
AD18 DDR3_D15
AG19 DDR3_D16
AK19 DDR3_D17
AG18 DDR3_D18
AF18 DDR3_D19
AH19 DDR3_D20
AJ19 DDR3_D21
AE19 DDR3_D22
AD19 DDR3_D23
AK16 DDR3_D24
AJ17 DDR3_D25
AG15 DDR3_D26
AF15 DDR3_D27
AH17 DDR3_D28
AG14 DDR3_D29
AH15 DDR3_D30
AK15 DDR3_D31
AK8 DDR3_D32
www.xilinx.com
J1 DDR3 Memory
I/O Standard
Pin Number
SSTL15 7
SSTL15 15
SSTL15 17
SSTL15 4
SSTL15 6
SSTL15 16
SSTL15 18
SSTL15 21
SSTL15 23
SSTL15 33
SSTL15 35
SSTL15 22
SSTL15 24
SSTL15 34
SSTL15 36
SSTL15 39
SSTL15 41
SSTL15 51
SSTL15 53
SSTL15 40
SSTL15 42
SSTL15 50
SSTL15 52
SSTL15 57
SSTL15 59
SSTL15 67
SSTL15 69
SSTL15 56
SSTL15 58
SSTL15 68
SSTL15 70
SSTL15 129
Feature Descriptions
Pin Name
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQ32
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