Xilinx KCU105 User Manual page 44

Table 1-12 details the PCIe P1 edge connector wiring to FPGA U1.
Table 1-12: KCU105 Board FPGA U1 to PCIe Edge P1 Connections
FPGA (U1) Pin
AN4
AN3
AP2
AP1
AM6
AM5
AM2
AM1
AL4
AL3
AK2
AK1
AK6
AK5
AJ4
AJ3
AH6
AH5
AH2
AH1
AG4
AG3
AF2
AF1
AE4
AE3
AD2
AD1
AC4
AC3
AB2
AB1
KCU105 Board User Guide
UG917 (v1.4) September 25, 2015
Schematic Net
Name
Pin Number
PCIE_TX7_P
PCIE_TX7_N
PCIE_RX7_P
PCIE_RX7_N
PCIE_TX6_P
PCIE_TX6_N
PCIE_RX6_P
PCIE_RX6_N
PCIE_TX5_P
PCIE_TX5_N
PCIE_RX5_P
PCIE_RX5_N
PCIE_TX4_P
PCIE_TX4_N
PCIE_RX4_P
PCIE_RX4_N
PCIE_TX3_P
PCIE_TX3_N
PCIE_RX3_P
PCIE_RX3_N
PCIE_TX2_P
PCIE_TX2_N
PCIE_RX2_P
PCIE_RX2_N
PCIE_TX1_P
PCIE_TX1_N
PCIE_RX1_P
PCIE_RX1_N
PCIE_TX0_P
PCIE_TX0_N
PCIE_RX0_P
PCIE_RX0_N
www.xilinx.com
Chapter 1: KCU105 Evaluation Board Features
PCIe Edge P1
Pin Name
A47 PERp7
A48 PERn7
B45 PETp7
B46 PETn7
A43 PERp6
A44 PERn6
B41 PETp6
B42 PETn6
A39 PERp5
A40 PERn5
B37 PETp5
B38 PETn5
A35 PERp4
A36 PERn4
B33 PETp4
B34 PETn4
A29 PERp3
A30 PERn3
B27 PETp3
B28 PETn3
A25 PERp2
A26 PERn2
B23 PETp2
B24 PETn2
A21 PERp1
A22 PERn1
B19 PETp1
B20 PETn1
A16 PERp0
A17 PERn0
B14 PETp0
B15 PETn0
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