Quectel SG560D Series Hardware Design page 80

VREG_L6P_1P8
VREG_L7P_2P8
CSI0_CLK_P
CSI0_CLK_N
CSI0_LN0_P
CSI0_LN0_N
CSI0_LN1_P
CSI0_LN1_N
CSI0_LN2_P
CSI0_LN2_N
CSI0_LN3_P
CSI0_LN3_N
CAM0_MCLK
CAM0_RST
CSI1_CLK_P
CSI1_CLK_N
CSI1_LN0_P
CSI1_LN0_N
CSI1_LN1_P
CSI1_LN1_N
CSI1_LN2_P
CSI1_LN2_N
CSI1_LN3_P
CSI1_LN3_N
CAM1_MCLK
SG560D_Series_Hardware_Design
117 PO
120 PO
14 AI
18 AI
16 AI
17 AI
20 AI
21 AI
24 AI
25 AI
28 AI
29 AI
30 DO
26 DO
38 AI
42 AI
40 AI
41 AI
44 AI
45 AI
48 AI
49 AI
52 AI
53 AI
54 DO
DOVDD for cameras 0, 1, 2 and 3
AVDD for camera 2
MIPI CSI0 clock (+)
MIPI CSI0 clock (-)
MIPI CSI0 lane 0 data (+)
MIPI CSI0 lane 0 data (-)
MIPI CSI0 lane 1 data (+)
MIPI CSI0 lane 1 data (-)
MIPI CSI0 lane 2 data (+)
MIPI CSI0 lane 2 data (-)
MIPI CSI0 lane 3 data (+)
MIPI CSI0 lane 3 data (-)
Master clock of camera 0
Reset of camera 0
MIPI CS1 clock (+)
MIPI CSI1 clock (-)
MIPI CSI1 lane 0 data (+)
MIPI CSI1 lane 0 data (-)
MIPI CSI1 lane 1 data (+)
MIPI CSI1 lane 1 data (-)
MIPI CSI1 lane 2 data (+)
MIPI CSI1 lane 2 data (-)
MIPI CSI1 lane 3 data (+)
MIPI CSI1 lane 3 data (-)
Master clock of camera 1
Smart Module Series
a total
capacitance
not exceeding
19 μF.
Requires
differential
impedance of
85 Ω.
Requires
differential
impedance of
85 Ω.
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