Quectel SG560D Series Hardware Design page 33

CSI1_LN0_N
CSI1_LN1_P
CSI1_LN1_N
CSI1_LN2_P
CSI1_LN2_N
CSI1_LN3_P
CSI1_LN3_N
CAM1_MCLK
CAM1_RST
CSI2_CLK_P
CSI2_CLK_N
CSI2_LN0_P
CSI2_LN0_N
CSI2_LN1_P
CSI2_LN1_N
CSI2_LN2_P
CSI2_LN2_N
CSI2_LN3_P
CSI2_LN3_N
CAM2_MCLK
CAM2_RST
CSI3_CLK_P
SG560D_Series_Hardware_Design
MIPI CSI1 lane 0
41 AI
data (-)
MIPI CSI1 lane 1
44 AI
data (+)
MIPI CSI1 lane 1
45 AI
data (-)
MIPI CSI1 lane 2
48 AI
data (+)
MIPI CSI1 lane 2
49 AI
data (-)
MIPI CSI1 lane 3
52 AI
data (+)
MIPI CSI1 lane 3
53 AI
data (-)
Master clock of
54 DO
camera 1
50 DO Reset of camera 1
390 AI MIPI CSI2 clock (+)
386 AI MIPI CSI2 clock (-)
MIPI CSI2 lane 0
392 AI
data (+)
MIPI CSI2 lane 0
389 AI
data (-)
MIPI CSI2 lane 1
388 AI
data (+)
MIPI CSI2 lane 1
385 AI
data (-)
MIPI CSI2 lane 2
396 AI
data (+)
MIPI CSI2 lane 2
393 AI
data (-)
MIPI CSI2 lane 3
400 AI
data (+)
MIPI CSI2 lane 3
397 AI
data (-)
Master clock of
398 DO
camera 2
384 DO Reset of camera 2
62 AI MIPI CSI3 clock (+)
Smart Module Series
1.8 V
1.8 V
Requires
differential
impedance of
85 Ω.
Requires
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