Motorola DSP56012 User Manual page 5

4.4.4.1.2
4.4.4.1.3
4.4.4.1.4
4.4.4.1.5
4.4.4.1.6
4.4.4.2 HI Status Register (HSR). . . . . . . . . . . . . . . . . . . . . . 4-16
4.4.4.2.1
4.4.4.2.2
4.4.4.2.3
4.4.4.2.4
4.4.4.2.5
4.4.4.2.6
4.4.4.2.7
4.4.4.3 HI Receive Data Register (HORX). . . . . . . . . . . . . . . 4-18
4.4.4.4 HI Transmit Data Register (HOTX) . . . . . . . . . . . . . . 4-19
4.4.4.5 Register Contents After Reset . . . . . . . . . . . . . . . . . . 4-19
4.4.4.6 DSP Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-20
4.4.4.7 HI Usage Considerations-DSP Side . . . . . . . . . . . . 4-21
4.4.5 HI-Host Processor Viewpoint . . . . . . . . . . . . . . . . . . . . 4-21
4.4.5.1 Programming Model-Host Processor Viewpoint . . . 4-21
4.4.5.2 Host Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-22
4.4.5.3 Interrupt Control Register (ICR) . . . . . . . . . . . . . . . . . 4-24
4.4.5.3.1
4.4.5.3.2
4.4.5.3.3
4.4.5.3.4
4.4.5.3.5
4.4.5.3.6
4.4.5.3.7
4.4.5.4 HI Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-27
4.4.5.5 Command Vector Register (CVR) . . . . . . . . . . . . . . . 4-29
4.4.5.5.1
4.4.5.5.2
4.4.5.5.3
4.4.5.6 Interrupt Status Register (ISR). . . . . . . . . . . . . . . . . . 4-30
4.4.5.6.1
4.4.5.6.2
4.4.5.6.3
Motorola
HCR HI Transmit Interrupt Enable (HTIE)-Bit 1 . 4-15
HCR HI Command Interrupt Enable (HCIE)-Bit 2 4-15
HCR HI Flag 2 (HF2)-Bit 3 . . . . . . . . . . . . . . . . . 4-15
HCR HI Flag 3 (HF3)-Bit 4 . . . . . . . . . . . . . . . . . 4-15
HCR Reserved-Bits 5, 6, and 7. . . . . . . . . . . . . . 4-16
HSR HI Receive Data Full (HRDF)-Bit 0. . . . . . . 4-16
HSR HI Transmit Data Empty (HTDE)-Bit 1 . . . . 4-16
HSR HI Command Pending (HCP)-Bit 2. . . . . . . 4-17
HSR HI Flag 0 (HF0)-Bit 3 . . . . . . . . . . . . . . . . . 4-17
HSR HI Flag 1 (HF1)-Bit 4 . . . . . . . . . . . . . . . . . 4-17
HSR Reserved-Bits 5 and 6 . . . . . . . . . . . . . . . . 4-18
HSR DMA Status (DMA)-Bit 7 . . . . . . . . . . . . . . 4-18
ICR Receive Request Enable (RREQ)-Bit 0 . . . . 4-24
ICR Transmit Request Enable (TREQ)-Bit 1 . . . 4-24
ICR Reserved-Bit 2 . . . . . . . . . . . . . . . . . . . . . . . 4-25
ICR HI Flag 0 (HF0)-Bit 3 . . . . . . . . . . . . . . . . . . 4-25
ICR HI Flag 1 (HF1)-Bit 4 . . . . . . . . . . . . . . . . . . 4-26
ICR HI Mode Control (HM1 and HM0)-Bits 5 and 64-26
ICR Initialize Bit (INIT)-Bit 7 . . . . . . . . . . . . . . . . 4-27
CVR HI Vector (HV)-Bits 0-5 . . . . . . . . . . . . . . . 4-29
CVR Reserved-Bit 6 . . . . . . . . . . . . . . . . . . . . . . 4-30
CVR Host Command (HC)-Bit 7 . . . . . . . . . . . . . 4-30
ISR Receive Data Register Full (RXDF)-Bit 0. . . 4-30
ISR Transmit Data Register Empty (TXDE)-Bit 1 4-31
ISR Transmitter Ready (TRDY)-Bit 2 . . . . . . . . . 4-31
v