Xilinx SP605 Hardware User's Manual page 18

Chapter 1: SP605 Evaluation Board
Table 1-5: DDR3 Component Memory Connections (Cont'd)
18
U1 FPGA
Schematic Net Name
Pin
R3 MEM1_DQ0
R1 MEM1_DQ1
P2 MEM1_DQ2
P1 MEM1_DQ3
L3 MEM1_DQ4
L1 MEM1_DQ5
M2 MEM1_DQ6
M1 MEM1_DQ7
T2 MEM1_DQ8
T1 MEM1_DQ9
U3 MEM1_DQ10
U1 MEM1_DQ11
W3 MEM1_DQ12
W1 MEM1_DQ13
Y2 MEM1_DQ14
Y1 MEM1_DQ15
H2 MEM1_WE_B
M5 MEM1_RAS_B
M4 MEM1_CAS_B
L6 MEM1_ODT
K4 MEM1_CLK_P
K3 MEM1_CLK_N
F2 MEM1_CKE
N3 MEM1_LDQS_P
N1 MEM1_LDQS_N
V2 MEM1_UDQS_P
V1 MEM1_UDQS_N
N4 MEM1_LDM
P3 MEM1_UDM
E3 MEM1_RESET_B
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Memory U42
Pin Number Pin Name
G2
H3
E3
F2
H7
H8
F7
F8
C2
C3
A2
D7
A3
C8
B8
A7
L3
J3
K3
K1
J7
K7
K9
F3
G3
C7
B7
E7
D3
T2
SP605 Hardware User Guide
UG526 (v1.9) February 14, 2019
DQ6
DQ4
DQ0
DQ2
DQ7
DQ5
DQ1
DQ3
DQ11
DQ9
DQ13
DQ8
DQ15
DQ10
DQ14
DQ12
WE_B
RAS_B
CAS_B
ODT
CLK_P
CLK_N
CKE
LDQS_P
LDQS_N
UDQS_P
UDQS_N
LDM
UDM
RESET_B